스캔 드라이버 및 스캔 드라이버를 포함하는 표시 장치(SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SCAN DRIVER)

(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(11) 공개번호 10-2017-0122893
(43) 공개일자 2017년11월07일
(51) 국제특허분류(Int. Cl.)
G09G 3/20 (2006.01) G09G 3/3266 (2016.01)
G09G 3/36 (2006.01)
(52) CPC특허분류
G09G 3/20 (2013.01)
G09G 3/3266 (2013.01)
(21) 출원번호 10-2016-0051597
(22) 출원일자 2016년04월27일
심사청구일자 없음
(71) 출원인
삼성디스플레이 주식회사
경기도 용인시 기흥구 삼성로 1 (농서동)
(72) 발명자
나지수
경기도 용인시 수지구 문인로 59, 106동 507호(풍
덕천동, 동아.삼익.풍림아파트)
(74) 대리인
박영우
전체 청구항 수 : 총 20 항
(54) 발명의 명칭 스캔 드라이버 및 스캔 드라이버를 포함하는 표시 장치
(57) 요 약
스캔 드라이버에 포함된 복수의 스테이지들 각각은, 스캔 스타트 펄스 또는 이전 스테이지의 스캔 신호에 응답하
여 제1 노드에 하이 게이트 전압을 인가하는 제1 입력부, 제1 노드의 전압에 응답하여 제2 노드에 복수의 클록
신호들 중 하나를 인가하는 제2 입력부, 제1 노드의 전압에 응답하여 스캔 신호로서 복수의 클록 신호들 중 다른
하나를 출력하는 제1 출력부, 제2 노드의 전압에 응답하여 스캔 신호로서 로우 게이트 전압을 출력하는 제2 출력
부, 및 하이 게이트 전압에 연결되고, 제2 노드의 전압이 하이 레벨을 가질 때 하이 게이트 전압으로부터 제2 노
드로 전류를 공급하는 누설 트랜지스터를 포함한다. 이에 따라, 트랜지스터들의 문턱 전압이 쉬프트되더라도, 누
설 트랜지스터에 의해 제2 노드의 전압 레벨이 유지될 수 있고, 스캔 드라이버의 오동작이 방지될 수 있다.
대 표 도
공개특허 10-2017-0122893
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(52) CPC특허분류
G09G 3/3677 (2013.01)
G09G 2310/08 (2013.01)
공개특허 10-2017-0122893
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명 세 서
청구범위
청구항 1
스캔 스타트 펄스 및 복수의 클록 신호들에 응답하여 스캔 신호를 출력하는 복수의 스테이지들을 포함하는 표시
장치의 스캔 드라이버에 있어서, 상기 복수의 스테이지들 각각은,
상기 스캔 스타트 펄스 또는 이전 스테이지의 상기 스캔 신호에 응답하여 제1 노드에 하이 게이트 전압을 인가
하는 제1 입력부;
상기 제1 노드의 전압에 응답하여 제2 노드에 상기 복수의 클록 신호들 중 하나를 인가하는 제2 입력부;
상기 제1 노드의 전압에 응답하여 상기 스캔 신호로서 상기 복수의 클록 신호들 중 다른 하나를 출력하는 제1
출력부;
상기 제2 노드의 전압에 응답하여 상기 스캔 신호로서 로우 게이트 전압을 출력하는 제2 출력부; 및
상기 하이 게이트 전압에 연결되고, 상기 제2 노드의 전압이 상기 하이 레벨을 가질 때 상기 하이 게이트 전압
으로부터 상기 제2 노드로 전류를 공급하는 누설 트랜지스터를 포함하는 스캔 드라이버.
청구항 2
제1 항에 있어서, 상기 제1 입력부, 상기 제2 입력부, 상기 제1 출력부, 상기 제2 출력부 및 상기 누설 트랜지
스터는 NMOS 산화물 박막 트랜지스터들을 포함하는 것을 특징으로 하는 스캔 드라이버.
청구항 3
제1 항에 있어서, 상기 제1 입력부는,
상기 스캔 스타트 펄스 또는 상기 이전 스테이지의 상기 스캔 신호가 인가되는 게이트, 상기 하이 게이트 전압
에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 가지는 제1 트랜지스터를 포함하는 것을 특징으로
하는 스캔 드라이버.
청구항 4
제1 항에 있어서, 상기 제2 입력부는,
상기 제1 노드에 연결된 게이트, 상기 복수의 클록 신호들 중 상기 하나를 수신하는 제1 단자, 및 상기 제2 노
드에 연결된 제2 단자를 가지는 제2 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
청구항 5
제1 항에 있어서, 상기 제1 출력부는,
상기 제1 노드에 연결된 게이트, 상기 복수의 클록 신호들 중 상기 다른 하나를 수신하는 제1 단자, 및 출력 노
드에 연결된 제2 단자를 가지는 제3 트랜지스터; 및
상기 제1 노드에 연결된 제1 전극, 및 상기 출력 노드에 연결된 제2 전극을 가지는 제1 커패시터를 포함하는 것
을 특징으로 하는 스캔 드라이버.
청구항 6
제1 항에 있어서, 상기 제2 출력부는,
상기 제2 노드에 연결된 게이트, 출력 노드에 연결된 제1 단자, 및 상기 로우 게이트 전압에 연결된 제2 단자를
가지는 제4 트랜지스터; 및
상기 제2 노드에 연결된 제1 전극, 및 상기 로우 게이트 전압에 연결된 제2 전극을 가지는 제2 커패시터를 포함
하는 것을 특징으로 하는 스캔 드라이버.
공개특허 10-2017-0122893
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청구항 7
제1 항에 있어서, 상기 복수의 스테이지들 각각은,
상기 제1 노드의 전압을 로우 레벨로 유지시키는 제1 리프레쉬부; 및
상기 제2 노드의 전압을 하이 레벨로 유지시키는 제2 리프레쉬부를 더 포함하는 것을 특징으로 하는 스캔 드라
이버.
청구항 8
제7 항에 있어서, 상기 제1 리프레쉬부는,
상기 제1 노드와 출력 노드 사이에 연결된 제5 트랜지스터;
상기 복수의 클록 신호들 중 상기 다른 하나를 수신하는 게이트, 상기 제1 노드에 연결된 제1 단자, 및 제2 단
자를 가지는 제6 트랜지스터; 및
상기 제2 노드에 연결된 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 출력 노드
에 연결된 제2 단자를 가지는 제7 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
청구항 9
제8 항에 있어서, 상기 제5 트랜지스터는 상기 복수의 클록 신호들 중 상기 하나에 응답하여 상기 제1 노드와
상기 출력 노드를 연결하는 것을 특징으로 하는 스캔 드라이버.
청구항 10
제8 항에 있어서, 상기 복수의 스테이지들 중 제N 스테이지(N은 1 이상의 정수)에 포함된 상기 제5 트랜지스터
는 상기 복수의 스테이지들 중 제N 2 스테이지의 상기 스캔 신호에 응답하여 상기 제1 노드와 상기 출력 노드를
연결하는 것을 특징으로 하는 스캔 드라이버.
청구항 11
제8 항에 있어서, 상기 제5 트랜지스터 및 상기 제6 트랜지스터 중 적어도 하나는 상기 제1 입력부에 포함된 제
1 트랜지스터보다 사이즈가 큰 것을 특징으로 하는 스캔 드라이버.
청구항 12
제7 항에 있어서, 상기 제2 리프레쉬부는,
상기 복수의 클록 신호들 중 상기 하나를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 하이 게
이트 전압에 연결된 제2 단자를 가지는 제8 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
청구항 13
제1 항에 있어서, 상기 누설 트랜지스터는,
상기 제2 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 하이 게이트 전압에 연결된 제2 단
자를 가지는 제9 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
청구항 14
제13 항에 있어서, 상기 제9 트랜지스터는 상기 제2 입력부에 포함된 제2 트랜지스터보다 사이즈가 큰 것을 특
징으로 하는 스캔 드라이버.
청구항 15
제1 항에 있어서, 상기 복수의 클록 신호들은 제1 내지 제5 클록 신호들을 포함하고,
상기 복수의 스테이지들 중 제1 스테이지는 상기 제2 클록 신호, 상기 제4 클록 신호, 및 상기 제1 클록 신호에
동기되어 인가되는 상기 스캔 스타트 펄스에 응답하여 제1 스캔 신호를 상기 제2 클록 신호에 동기시켜 출력하
공개특허 10-2017-0122893
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고,
상기 복수의 스테이지들 중 제2 스테이지는 상기 제3 클록 신호, 상기 제5 클록 신호, 및 상기 제2 클록 신호에
동기되어 인가되는 상기 제1 스캔 신호에 응답하여 제2 스캔 신호를 상기 제3 클록 신호에 동기시켜 출력하며,
상기 복수의 스테이지들 중 제3 스테이지는 상기 제4 클록 신호, 상기 제1 클록 신호, 및 상기 제3 클록 신호에
동기되어 인가되는 상기 제2 스캔 신호에 응답하여 제3 스캔 신호를 상기 제4 클록 신호에 동기시켜 출력하고,
상기 복수의 스테이지들 중 제4 스테이지는 상기 제5 클록 신호, 상기 제2 클록 신호, 및 상기 제4 클록 신호에
동기되어 인가되는 상기 제3 스캔 신호에 응답하여 제4 스캔 신호를 상기 제5 클록 신호에 동기시켜 출력하며,
상기 복수의 스테이지들 중 제5 스테이지는 상기 제1 클록 신호, 상기 제3 클록 신호, 및 상기 제5 클록 신호에
동기되어 인가되는 상기 제4 스캔 신호에 응답하여 제5 스캔 신호를 상기 제1 클록 신호에 동기시켜 출력하는
것을 특징으로 하는 스캔 드라이버.
청구항 16
제1 항에 있어서, 상기 복수의 클록 신호들은 제1 내지 제4 클록 신호들을 포함하고,
상기 복수의 스테이지들 중 제1 스테이지는 상기 제2 클록 신호, 상기 제4 클록 신호, 및 상기 제1 클록 신호에
동기되어 인가되는 상기 스캔 스타트 펄스에 응답하여 제1 스캔 신호를 상기 제2 클록 신호에 동기시켜 출력하
고,
상기 복수의 스테이지들 중 제2 스테이지는 상기 제3 클록 신호, 상기 제1 클록 신호, 및 상기 제2 클록 신호에
동기되어 인가되는 상기 제1 스캔 신호에 응답하여 제2 스캔 신호를 상기 제3 클록 신호에 동기시켜 출력하며,
상기 복수의 스테이지들 중 제3 스테이지는 상기 제4 클록 신호, 상기 제2 클록 신호, 및 상기 제3 클록 신호에
동기되어 인가되는 상기 제2 스캔 신호에 응답하여 제3 스캔 신호를 상기 제4 클록 신호에 동기시켜 출력하며,
상기 복수의 스테이지들 중 제4 스테이지는 상기 제1 클록 신호, 상기 제3 클록 신호, 및 상기 제4 클록 신호에
동기되어 인가되는 상기 제3 스캔 신호에 응답하여 제4 스캔 신호를 상기 제1 클록 신호에 동기시켜 출력하는
것을 특징으로 하는 스캔 드라이버.
청구항 17
스캔 스타트 펄스 및 복수의 클록 신호들에 응답하여 스캔 신호를 출력하는 복수의 스테이지들을 포함하는 표시
장치의 스캔 드라이버에 있어서, 상기 복수의 스테이지들 각각은,
상기 스캔 스타트 펄스 또는 상기 이전 스테이지의 상기 스캔 신호가 인가되는 게이트, 하이 게이트 전압에 연
결된 제1 단자, 및 제1 노드에 연결된 제2 단자를 가지는 제1 트랜지스터;
상기 제1 노드에 연결된 게이트, 상기 복수의 클록 신호들 중 하나를 수신하는 제1 단자, 및 제2 노드에 연결된
제2 단자를 가지는 제2 트랜지스터;
상기 제1 노드에 연결된 게이트, 상기 복수의 클록 신호들 중 다른 하나를 수신하는 제1 단자, 및 출력 노드에
연결된 제2 단자를 가지는 제3 트랜지스터;
상기 제1 노드에 연결된 제1 전극, 및 상기 출력 노드에 연결된 제2 전극을 가지는 제1 커패시터;
상기 제2 노드에 연결된 게이트, 상기 출력 노드에 연결된 제1 단자, 및 로우 게이트 전압에 연결된 제2 단자를
가지는 제4 트랜지스터;
상기 제2 노드에 연결된 제1 전극, 및 상기 로우 게이트 전압에 연결된 제2 전극을 가지는 제2 커패시터;
상기 제1 노드와 상기 출력 노드 사이에 연결된 제5 트랜지스터;
상기 복수의 클록 신호들 중 상기 다른 하나를 수신하는 게이트, 상기 제1 노드에 연결된 제1 단자, 및 제2 단
자를 가지는 제6 트랜지스터;
상기 제2 노드에 연결된 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 출력 노드
에 연결된 제2 단자를 가지는 제7 트랜지스터;
상기 복수의 클록 신호들 중 상기 하나를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 하이 게
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이트 전압에 연결된 제2 단자를 가지는 제8 트랜지스터; 및
상기 제2 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 하이 게이트 전압에 연결된 제2 단
자를 가지는 제9 트랜지스터를 포함하는 스캔 드라이버.
청구항 18
제17 항에 있어서, 상기 제1 내지 제9 트랜지스터들은 NMOS 산화물 박막 트랜지스터들인 것을 특징으로 하는 스
캔 드라이버.
청구항 19
제17 항에 있어서, 상기 제9 트랜지스터는 상기 제2 트랜지스터보다 사이즈가 큰 것을 특징으로 하는 스캔 드라
이버.
청구항 20
복수의 화소들을 포함하는 표시 패널;
상기 화소들에 데이터 신호를 제공하는 데이터 드라이버;
스캔 스타트 펄스 및 복수의 클록 신호들에 응답하여 상기 화소들에 스캔 신호를 제공하는 복수의 스테이지들을
포함하는 스캔 드라이버; 및
상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 타이밍 컨트롤러를 포함하고,
상기 복수의 스테이지들 각각은,
상기 스캔 스타트 펄스 또는 이전 스테이지의 상기 스캔 신호에 응답하여 제1 노드에 하이 게이트 전압을 인가
하는 제1 입력부;
상기 제1 노드의 전압에 응답하여 제2 노드에 상기 복수의 클록 신호들 중 하나를 인가하는 제2 입력부;
상기 제1 노드의 전압에 응답하여 상기 스캔 신호로서 상기 복수의 클록 신호들 중 다른 하나를 출력하는 제1
출력부;
상기 제2 노드의 전압에 응답하여 상기 스캔 신호로서 로우 게이트 전압을 출력하는 제2 출력부; 및
상기 하이 게이트 전압에 연결되고, 상기 제2 노드의 전압이 상기 하이 레벨을 가질 때 상기 하이 게이트 전압
으로부터 상기 제2 노드로 전류를 공급하는 누설 트랜지스터를 포함하는 표시 장치.
발명의 설명
기 술 분 야
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 스캔 드라이버 및 스캔 드라이버를 포함하는 표시 장치[0001]
에 관한 것이다.
배 경 기 술
유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치, 액정 표시(Liquid Crystal Display;[0002]
LCD) 장치 등과 같은 표시 장치는 매트릭스 형태로 배치된 복수의 화소들을 포함하는 표시 패널과 상기 표시 패
널을 구동하는 구동부를 포함한다. 구동부는 표시 패널의 화소들에 스캔 신호(또는 게이트 신호)를 공급하는 스
캔 드라이버 및 표시 패널의 화소들에 데이터 신호를 공급하는 데이터 드라이버 등을 포함할 수 있다. 표시 패
널의 화소들은 스캔 드라이버 및 데이터 드라이버로부터 수신된 스캔 신호 및 데이터 신호에 기초하여 영상을
표시하도록 발광할 수 있다.
한편, 스캔 신호를 출력하는 스캔 드라이버는 집적 회로의 형태로 표시 패널 상에 또는 외부에 실장되거나, 표[0003]
시 패널에 박막 트랜지스터를 형성하는 박막 트랜지스터 공정 시 표시 패널 상에 직접 형성되는 내장형 스캔 드
라이버일 수 있다. 내장형 스캔 드라이버는 표시 패널 상에 아몰포스 실리콘(Amorphous Silicon; a-Si) 박막 트
랜지스터, 다결정 실리콘(Low Temperature Polycrystalline Silicon; LTPS) 박막 트랜지스터, 또는 산화물
(Oxide) 박막 트랜지스터 등을 형성하여 구현될 수 있다. 한편, 아몰포스 실리콘 박막 트랜지스터는 낮은 전자
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이동도를 가지고, 다결정 실리콘 박막 트랜지스터를 형성하는 공정 기술이 대형 패널에 적합하지 않아, 특히 대
형 표시 장치에서 산화물 박막 트랜지스터를 이용한 스캔 드라이버가 주목 받고 있다.
다만, 산화물 박막 트랜지스터는 문턱 전압 쉬프트에 의해 동작 신뢰성이 낮은 문제가 있다. 이에 따라, 산화물[0004]
박막 트랜지스터를 이용한 스캔 드라이버의 동작 신뢰성을 향상시킬 수 있는 방안이 요구된다.
발명의 내용
해결하려는 과제
본 발명의 일 목적은 박막 트랜지스터의 문턱 전압이 쉬프트되더라도 정상적으로 동작할 수 있는 스캔 드라이버[0005]
를 제공하는 것이다.
본 발명의 다른 목적은 박막 트랜지스터의 문턱 전압이 쉬프트되더라도 정상적으로 동작할 수 있는 스캔 드라이[0006]
버를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으[0007]
로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
과제의 해결 수단
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 스타트 펄스 및 복수의 클록 신호들에[0008]
응답하여 스캔 신호를 출력하는 복수의 스테이지들을 포함하는 표시 장치의 스캔 드라이버에서, 상기 복수의 스
테이지들 각각은, 상기 스캔 스타트 펄스 또는 이전 스테이지의 상기 스캔 신호에 응답하여 제1 노드에 하이 게
이트 전압을 인가하는 제1 입력부, 상기 제1 노드의 전압에 응답하여 제2 노드에 상기 복수의 클록 신호들 중
하나를 인가하는 제2 입력부, 상기 제1 노드의 전압에 응답하여 상기 스캔 신호로서 상기 복수의 클록 신호들
중 다른 하나를 출력하는 제1 출력부, 상기 제2 노드의 전압에 응답하여 상기 스캔 신호로서 로우 게이트 전압
을 출력하는 제2 출력부, 및 상기 하이 게이트 전압에 연결되고, 상기 제2 노드의 전압이 상기 하이 레벨을 가
질 때 상기 하이 게이트 전압으로부터 상기 제2 노드로 전류를 공급하는 누설 트랜지스터를 포함한다.
일 실시예에서, 상기 제1 입력부, 상기 제2 입력부, 상기 제1 출력부, 상기 제2 출력부 및 상기 누설 트랜지스[0009]
터는 NMOS 산화물 박막 트랜지스터들을 포함할 수 있다.
일 실시예에서, 상기 제1 입력부는, 상기 스캔 스타트 펄스 또는 상기 이전 스테이지의 상기 스캔 신호가 인가[0010]
되는 게이트, 상기 하이 게이트 전압에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 가지는 제1 트
랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제2 입력부는, 상기 제1 노드에 연결된 게이트, 상기 복수의 클록 신호들 중 상기 하나를[0011]
수신하는 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 가지는 제2 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 출력부는, 상기 제1 노드에 연결된 게이트, 상기 복수의 클록 신호들 중 상기 다른 하[0012]
나를 수신하는 제1 단자, 및 출력 노드에 연결된 제2 단자를 가지는 제3 트랜지스터, 및 상기 제1 노드에 연결
된 제1 전극, 및 상기 출력 노드에 연결된 제2 전극을 가지는 제1 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제2 출력부는, 상기 제2 노드에 연결된 게이트, 출력 노드에 연결된 제1 단자, 및 상기 로[0013]
우 게이트 전압에 연결된 제2 단자를 가지는 제4 트랜지스터, 및 상기 제2 노드에 연결된 제1 전극, 및 상기 로
우 게이트 전압에 연결된 제2 전극을 가지는 제2 커패시터를 포함할 수 있다.
일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 제1 노드의 전압을 로우 레벨로 유지시키는 제1 리프레쉬[0014]
부, 및 상기 제2 노드의 전압을 하이 레벨로 유지시키는 제2 리프레쉬부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 리프레쉬부는, 상기 제1 노드와 출력 노드 사이에 연결된 제5 트랜지스터, 상기 복수[0015]
의 클록 신호들 중 상기 다른 하나를 수신하는 게이트, 상기 제1 노드에 연결된 제1 단자, 및 제2 단자를 가지
는 제6 트랜지스터, 및 상기 제2 노드에 연결된 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단
자, 및 상기 출력 노드에 연결된 제2 단자를 가지는 제7 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제5 트랜지스터는 상기 복수의 클록 신호들 중 상기 하나에 응답하여 상기 제1 노드와 상[0016]
기 출력 노드를 연결할 수 있다.
일 실시예에서, 상기 복수의 스테이지들 중 제N 스테이지(N은 1 이상의 정수)에 포함된 상기 제5 트랜지스터는[0017]
공개특허 10-2017-0122893
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상기 복수의 스테이지들 중 제N 2 스테이지의 상기 스캔 신호에 응답하여 상기 제1 노드와 상기 출력 노드를 연
결할 수 있다.
일 실시예에서, 상기 제5 트랜지스터 및 상기 제6 트랜지스터 중 적어도 하나는 상기 제1 입력부에 포함된 제1[0018]
트랜지스터보다 사이즈가 클 수 있다.
일 실시예에서, 상기 제2 리프레쉬부는, 상기 복수의 클록 신호들 중 상기 하나를 수신하는 게이트, 상기 제2[0019]
노드에 연결된 제1 단자, 및 상기 하이 게이트 전압에 연결된 제2 단자를 가지는 제8 트랜지스터를 포함할 수
있다.
일 실시예에서, 상기 누설 트랜지스터는, 상기 제2 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자,[0020]
및 상기 하이 게이트 전압에 연결된 제2 단자를 가지는 제9 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제9 트랜지스터는 상기 제2 입력부에 포함된 제2 트랜지스터보다 사이즈가 클 수 있다.[0021]
일 실시예에서, 상기 복수의 클록 신호들은 제1 내지 제5 클록 신호들을 포함하고, 상기 복수의 스테이지들 중[0022]
제1 스테이지는 상기 제2 클록 신호, 상기 제4 클록 신호, 및 상기 제1 클록 신호에 동기되어 인가되는 상기 스
캔 스타트 펄스에 응답하여 제1 스캔 신호를 상기 제2 클록 신호에 동기시켜 출력하고, 상기 복수의 스테이지들
중 제2 스테이지는 상기 제3 클록 신호, 상기 제5 클록 신호, 및 상기 제2 클록 신호에 동기되어 인가되는 상기
제1 스캔 신호에 응답하여 제2 스캔 신호를 상기 제3 클록 신호에 동기시켜 출력하며, 상기 복수의 스테이지들
중 제3 스테이지는 상기 제4 클록 신호, 상기 제1 클록 신호, 및 상기 제3 클록 신호에 동기되어 인가되는 상기
제2 스캔 신호에 응답하여 제3 스캔 신호를 상기 제4 클록 신호에 동기시켜 출력하고, 상기 복수의 스테이지들
중 제4 스테이지는 상기 제5 클록 신호, 상기 제2 클록 신호, 및 상기 제4 클록 신호에 동기되어 인가되는 상기
제3 스캔 신호에 응답하여 제4 스캔 신호를 상기 제5 클록 신호에 동기시켜 출력하며, 상기 복수의 스테이지들
중 제5 스테이지는 상기 제1 클록 신호, 상기 제3 클록 신호, 및 상기 제5 클록 신호에 동기되어 인가되는 상기
제4 스캔 신호에 응답하여 제5 스캔 신호를 상기 제1 클록 신호에 동기시켜 출력할 수 있다.
일 실시예에서, 상기 복수의 클록 신호들은 제1 내지 제4 클록 신호들을 포함하고, 상기 복수의 스테이지들 중[0023]
제1 스테이지는 상기 제2 클록 신호, 상기 제4 클록 신호, 및 상기 제1 클록 신호에 동기되어 인가되는 상기 스
캔 스타트 펄스에 응답하여 제1 스캔 신호를 상기 제2 클록 신호에 동기시켜 출력하고, 상기 복수의 스테이지들
중 제2 스테이지는 상기 제3 클록 신호, 상기 제1 클록 신호, 및 상기 제2 클록 신호에 동기되어 인가되는 상기
제1 스캔 신호에 응답하여 제2 스캔 신호를 상기 제3 클록 신호에 동기시켜 출력하며, 상기 복수의 스테이지들
중 제3 스테이지는 상기 제4 클록 신호, 상기 제2 클록 신호, 및 상기 제3 클록 신호에 동기되어 인가되는 상기
제2 스캔 신호에 응답하여 제3 스캔 신호를 상기 제4 클록 신호에 동기시켜 출력하며, 상기 복수의 스테이지들
중 제4 스테이지는 상기 제1 클록 신호, 상기 제3 클록 신호, 및 상기 제4 클록 신호에 동기되어 인가되는 상기
제3 스캔 신호에 응답하여 제4 스캔 신호를 상기 제1 클록 신호에 동기시켜 출력할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 스타트 펄스 및 복수의 클록 신호들에[0024]
응답하여 스캔 신호를 출력하는 복수의 스테이지들을 포함하는 표시 장치의 스캔 드라이버에서, 상기 복수의 스
테이지들 각각은, 상기 스캔 스타트 펄스 또는 상기 이전 스테이지의 상기 스캔 신호가 인가되는 게이트, 하이
게이트 전압에 연결된 제1 단자, 및 제1 노드에 연결된 제2 단자를 가지는 제1 트랜지스터, 상기 제1 노드에 연
결된 게이트, 상기 복수의 클록 신호들 중 하나를 수신하는 제1 단자, 및 제2 노드에 연결된 제2 단자를 가지는
제2 트랜지스터, 상기 제1 노드에 연결된 게이트, 상기 복수의 클록 신호들 중 다른 하나를 수신하는 제1 단자,
및 출력 노드에 연결된 제2 단자를 가지는 제3 트랜지스터, 상기 제1 노드에 연결된 제1 전극, 및 상기 출력 노
드에 연결된 제2 전극을 가지는 제1 커패시터, 상기 제2 노드에 연결된 게이트, 상기 출력 노드에 연결된 제1
단자, 및 로우 게이트 전압에 연결된 제2 단자를 가지는 제4 트랜지스터, 상기 제2 노드에 연결된 제1 전극, 및
상기 로우 게이트 전압에 연결된 제2 전극을 가지는 제2 커패시터, 상기 제1 노드와 상기 출력 노드 사이에 연
결된 제5 트랜지스터, 상기 복수의 클록 신호들 중 상기 다른 하나를 수신하는 게이트, 상기 제1 노드에 연결된
제1 단자, 및 제2 단자를 가지는 제6 트랜지스터, 상기 제2 노드에 연결된 게이트, 상기 제6 트랜지스터의 상기
제2 단자에 연결된 제1 단자, 및 상기 출력 노드에 연결된 제2 단자를 가지는 제7 트랜지스터, 상기 복수의 클
록 신호들 중 상기 하나를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 하이 게이트 전압에 연
결된 제2 단자를 가지는 제8 트랜지스터, 및 상기 제2 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1
단자, 및 상기 하이 게이트 전압에 연결된 제2 단자를 가지는 제9 트랜지스터를 포함한다.
일 실시예에서, 상기 제1 내지 제9 트랜지스터들은 NMOS 산화물 박막 트랜지스터들일 수 있다.[0025]
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일 실시예에서, 상기 제9 트랜지스터는 상기 제2 트랜지스터보다 사이즈가 클 수 있다.[0026]
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표[0027]
시 패널, 상기 화소들에 데이터 신호를 제공하는 데이터 드라이버, 스캔 스타트 펄스 및 복수의 클록 신호들에
응답하여 상기 화소들에 스캔 신호를 제공하는 복수의 스테이지들을 포함하는 스캔 드라이버, 및 상기 데이터
드라이버 및 상기 스캔 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 상기 복수의 스테이지들 각각은, 상
기 스캔 스타트 펄스 또는 이전 스테이지의 상기 스캔 신호에 응답하여 제1 노드에 하이 게이트 전압을 인가하
는 제1 입력부, 상기 제1 노드의 전압에 응답하여 제2 노드에 상기 복수의 클록 신호들 중 하나를 인가하는 제2
입력부, 상기 제1 노드의 전압에 응답하여 상기 스캔 신호로서 상기 복수의 클록 신호들 중 다른 하나를 출력하
는 제1 출력부, 상기 제2 노드의 전압에 응답하여 상기 스캔 신호로서 로우 게이트 전압을 출력하는 제2
출력부, 및 상기 하이 게이트 전압에 연결되고, 상기 제2 노드의 전압이 상기 하이 레벨을 가질 때 상기 하이
게이트 전압으로부터 상기 제2 노드로 전류를 공급하는 누설 트랜지스터를 포함한다.
발명의 효과
본 발명의 실시예들에 따른 스캔 드라이버 및 이를 포함하는 표시 장치는, 스캔 드라이버에 포함된 트랜지스터[0028]
들의 문턱 전압이 쉬프트되더라도, 하이 게이트 전압에 연결된 누설 트랜지스터를 이용하여 스캔 드라이버의 내
부 노드의 전압 레벨을 유지함으로써 오동작을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지[0029]
않는 범위에서 다양하게 확장될 수 있을 것이다.
도면의 간단한 설명
도 1은 본 발명의 실시예들에 따른 표시 장치의 스캔 드라이버를 나타내는 블록도이다.[0030]
도 2는 본 발명의 일 실시예에 따른 스캔 드라이버에 포함된 복수의 스테이지들 중 하나를 나타내는
회로도이다.
도 3은 도 2의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 4a 내지 도 4f는 도 2의 스테이지의 동작의 일 예를 설명하기 위한 회로도들이다.
도 5는 본 발명의 실시예들에 따른 스캔 드라이버에 포함된 복수의 스테이지들의 동작의 다른 예를 설명하기 위
한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 스캔 드라이버에 포함된 복수의 스테이지들 중 하나를 나타내는 회로도이
다.
도 7은 본 발명의 실시예들에 따른 표시 장치의 스캔 드라이버를 나타내는 블록도이다.
도 8은 도 7의 스캔 드라이버에 포함된 복수의 스테이지들의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 9는 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
발명을 실시하기 위한 구체적인 내용
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일[0031]
한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 스캔 드라이버를 나타내는 블록도이다.[0032]
도 1을 참조하면, 표시 장치의 스캔 드라이버(100)는 스캔 스타트 펄스(SSP) 및 복수의 클록 신호들(CLK1,[0033]
CLK2, CLK3, CLK4, CLK5)에 응답하여 스캔 신호(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)를 출력하는 복수의 스테
이지들(110, 120, 130, 140, 150)을 포함한다.
스캔 드라이버(100)는 5 개의 클록 신호들, 즉 제1 내지 제5 클록 신호들(CLK1, CLK2, CLK3, CLK4, CLK5)을 수[0034]
신할 수 있다. 스캔 드라이버(100)에 포함된 각 스테이지(110, 120, 130, 140, 150)는 제1 내지 제5 클록 신호
들(CLK1, CLK2, CLK3, CLK4, CLK5) 중 두 개의 클록 신호들을 수신하고, 다른 하나의 클록 신호에 동기되어 인
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가되는 스캔 스타트 펄스(SSP) 또는 이전 스테이지의 스캔 신호를 수신하며, 스캔 신호(SCAN1, SCAN2, SCAN3,
SCAN4, SCAN5)를 상기 두 개의 클록 신호들 중 하나에 동기시켜 출력할 수 있다. 예를 들어, 제1 스테이지(11
0)는 제2 클록 신호(CLK2), 제4 클록 신호(CLK4), 및 제1 클록 신호(CLK1)에 동기되어 인가되는 스캔 스타트 펄
스(SSP)에 응답하여 제1 스캔 신호(SCAN1)를 제2 클록 신호(CLK2)에 동기시켜 출력하고, 제2 스테이지(120)는
제3 클록 신호(CLK3), 제5 클록 신호(CLK5), 및 제2 클록 신호(CLK2)에 동기되어 인가되는 제1 스캔 신호
(SCAN1)에 응답하여 제2 스캔 신호(SCAN2)를 제3 클록 신호(CLK3)에 동기시켜 출력하며, 제3 스테이지(130)는
제4 클록 신호(CLK4), 제1 클록 신호(CLK1), 및 제3 클록 신호(CLK3)에 동기되어 인가되는 제2 스캔 신호
(SCAN2)에 응답하여 제3 스캔 신호(SCAN3)를 제4 클록 신호(CLK4)에 동기시켜 출력하고, 제4 스테이지(130)는
제5 클록 신호(CLK5), 제2 클록 신호(CLK2), 및 제4 클록 신호(CLK4)에 동기되어 인가되는 제3 스캔 신호
(SCAN3)에 응답하여 제4 스캔 신호(SCAN4)를 제5 클록 신호(CLK5)에 동기시켜 출력하며, 제5 스테이지(150)는
제1 클록 신호(CLK1), 제3 클록 신호(CLK3), 및 제5 클록 신호(CLK5)에 동기되어 인가되는 제4 스캔 신호
(SCAN4)에 응답하여 제5 스캔 신호(SCAN5)를 제1 클록 신호(CLK1)에 동기시켜 출력할 수 있다. 또한, 제5 스테
이지(150) 이후의 스테이지들 또한 이와 유사한 방식으로 클록 신호들(CLK1, CLK2, CLK3, CLK4, CLK5) 및 이전
스테이지의 스캔 신호들을 수신하고, 상응하는 스캔 신호들을 출력할 수 있다.
이 하, 도 2를 참조하여 각 스테이지(110, 120, 130, 140, 150)의 구성의 일 예를 설명한다.[0035]
도 2는 본 발명의 일 실시예에 따른 스캔 드라이버에 포함된 복수의 스테이지들 중 하나를 나타내는[0036]
회로도이다.
도 2를 참조하면, 스캔 드라이버에 포함된 각 스테이지(200)는 제1 입력부(210), 제2 입력부(220), 제1 출력부[0037]
(230), 제2 출력부(240), 및 누설 트랜지스터(270)를 포함할 수 있다. 또한, 일 실시예에서, 각 스테이지(200)
는 제1 리프레쉬부(250) 및 제2 리프레쉬부(260)를 더 포함할 수 있다. 일 실시예에서, 제1 입력부(210), 제2
입력부(220), 제1 출력부(230), 제2 출력부(240), 제1 리프레쉬부(250), 제2 리프레쉬부(260), 및 누설 트랜지
스터(270)는 NMOS 산화물 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9)을 포함할 수 있다.
제1 입력부(210)는 스캔 스타트 펄스(SSP) 또는 이전 스테이지의 스캔 신호에 응답하여 제1 노드(N1)에 하이 게[0038]
이트 전압(VGH)을 인가할 수 있다. 제1 입력부(210)는 스캔 스타트 펄스(SSP) 또는 상기 이전 스테이지의 상기
스캔 신호가 인가되는 게이트, 하이 게이트 전압(VGH)에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자
를 가지는 제1 트랜지스터(T1)를 포함할 수 있다. 한편, 도 2에는 각 스테이지(200)의 예로서 제1 입력부(210)
가 스캔 스타트 펄스(SSP)를 수신하는 도 1에 도시된 제1 스테이지(110)의 예가 도시되어 있으나, 도 1에 도시
된 다른 스테이지들(120, 130, 140, 150)의 제1 입력부(210)들은 스캔 스타트 펄스(SSP)를 대신하여 이전 스테
이지들의 스캔 신호들(SCAN1, SCAN2, SCAN3, SCAN4)을 수신할 수 있다.
제2 입력부(220)는 제1 노드(N1)의 전압에 응답하여 제2 노드(N2)에 도 1에 도시된 복수의 클록 신호들(CLK1,[0039]
CLK2, CLK3, CLK4, CLK5) 중 하나의 클록 신호(CLK4)를 인가할 수 있다. 제2 입력부(220)는 제1 노드(N1)에 연
결된 게이트, 하나의 클록 신호(CLK4)를 수신하는 제1 단자, 및 제2 노드(N2)에 연결된 제2 단자를 가지는 제2
트랜지스터(T2)를 포함할 수 있다. 한편, 도 2에는 각 스테이지(200)의 예로서 상기 하나의 클록 신호로서 제4
클록 신호(CLK4)를 수신하는 도 1에 도시된 제1 스테이지(110)의 예가 도시되어 있으나, 도 1에 도시된 다른 스
테이지들(120, 130, 140, 150)은 상기 하나의 클록 신호로서 다른 클록 신호(CLK5, CLK1, CLK2, CLK3)를 수신
할 수 있다.
제1 출력부(230)는 제1 노드(N1)의 전압에 응답하여 스캔 신호(SCAN1)로서 도 1에 도시된 복수의 클록 신호들[0040]
(CLK1, CLK2, CLK3, CLK4, CLK5) 중 다른 하나의 클록 신호(CLK2)를 출력할 수 있다. 이에 따라, 스테이지
(200)는 스캔 신호(SCAN1)를 다른 하나의 클록 신호(CLK2)에 동기시켜 출력할 수 있다. 제1 출력부(230)는 제1
노드(N1)에 연결된 게이트, 다른 하나의 클록 신호(CLK2)를 수신하는 제1 단자, 및 출력 노드(NO)에 연결된 제2
단자를 가지는 제3 트랜지스터(T3), 및 제1 노드(N1)에 연결된 제1 전극, 및 출력 노드(NO)에 연결된 제2 전극
을 가지는 제1 커패시터(C1)를 포함할 수 있다. 도 2에는 각 스테이지(200)의 예로서 상기 다른 하나의 클록 신
호로서 제2 클록 신호(CLK2)를 수신하는 도 1에 도시된 제1 스테이지(110)의 예가 도시되어 있으나, 도 1에 도
시된 다른 스테이지들(120, 130, 140, 150)의 상기 다른 하나의 클록 신호로서 다른 클록 신호(CLK3, CLK4,
CLK5, CLK1)를 수신할 수 있다.
제2 출력부(240)는 제2 노드(N2)의 전압에 응답하여 스캔 신호(SCAN1)로서 로우 게이트 전압(VGL)을 출력할 수[0041]
있다. 이에 따라, 스캔 신호(SCAN1)가 다른 하나의 클록 신호(CLK2)에 동기되어 출력된 후, 스캔 신호(SCAN1)는
로우 레벨, 즉 로우 게이트 전압(VGL)의 전압 레벨로 유지될 수 있다. 제2 출력부(240)는 제2 노드(N2)에 연결
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된 게이트, 출력 노드(NO)에 연결된 제1 단자, 및 로우 게이트 전압(VGL)에 연결된 제2 단자를 가지는 제4 트랜
지스터(T4), 및 제2 노드(N2)에 연결된 제1 전극, 및 로우 게이트 전압(VGL)에 연결된 제2 전극을 가지는 제2
커패시터(C2)를 포함할 수 있다.
제1 리프레쉬부(250)는 제1 노드(N1)의 전압을 로우 레벨, 예를 들어 로우 게이트 전압(VGL)의 전압 레벨 또는[0042]
이에 근접한 전압 레벨로 유지시킬 수 있다. 예를 들어, 제1 리프레쉬부(250)는, 스캔 신호(SCAN1)가 다른 하나
의 클록 신호(CLK2)에 동기되어 출력된 후 제1 노드(N1)의 전압을 상기 로우 레벨로 유지시키도록 제1 노드(N
1)를 주기적으로 방전시킬 수 있다. 이에 따라, 하이 레벨을 가지는 스캔 신호(SCAN1)의 출력 후, 상기 로우 레
벨을 가지는 제1 노드(N1)의 전압에 기초하여 제3 트랜지스터(T3)가 턴-오프됨으로써 스캔 신호(SCAN1)가 로우
레벨을 유지할 수 있다. 제1 리프레쉬부(250)는 제1 노드(N1)와 출력 노드(NO) 사이에 연결된 제5 트랜지스터
(T5), 다른 하나의 클록 신호(CLK2)에 연결된 게이트, 제1 노드(N1)에 연결된 제1 단자, 및 제2 단자를 가지는
제6 트랜지스터(T6), 및 제2 노드(N2)에 연결된 게이트, 제6 트랜지스터(T6)의 상기 제2 단자에 연결된 제1 단
자, 및 출력 노드(NO)에 연결된 제2 단자를 가지는 제7 트랜지스터(T7)를 포함할 수 있다. 일 실시예에서, 도 2
에 도시된 바와 같이, 제5 트랜지스터(T5)는 하나의 클록 신호(CLK4)에 응답하여 제1 노드(N1)와 출력 노드(N
O)를 연결함으로써 제1 노드(N1)를 방전시킬 수 있다. 또한, 다른 하나의 클록 신호(CLK2)가 인가되고, 제2 노
드(N2)가 하이 레벨을 가질 때, 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 제1 노드(N1)와 출력 노드(NO)를
연결함으로써 제1 노드(N1)를 방전시킬 수 있다.
일 실시예에서, 제5 트랜지스터(T5) 및/또는 제6 트랜지스터(T6) 중 적어도 하나는 제1 입력부(210)에 포함된[0043]
제1 트랜지스터(T1)보다 사이즈(또는 채널 폭)가 클 수 있다. 예를 들어, 제5 트랜지스터(T5) 및 제6 트랜지스
터(T6) 각각은 제1 트랜지스터(T1)보다 두 배의 사이즈를 가질 수 있다. 한편, 하이 레벨의 스캔 신호(SCAN1)가
출력된 후 제1 노드(N1)는 상기 로우 레벨의 전압을 가져야 하나, 하이 게이트 전압(VGH)으로부터 제1 트랜지스
터(T1)를 통하여 제1 노드(N1)로 누설 전류가 공급되는 경우, 제1 노드(N1)의 전압이 증가될 수 있다. 특히, 이
러한 누설 전류는 제1 트랜지스터(T1)의 문턱 전압 쉬프트에 의해 증가될 수 있다. 또한, 이러한 누설 전류는
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프되는 구간에서 누적되어 스테이지(200)의 동작에 영향을
미칠 수 있다. 그러나, 본 발명의 실시예들에 따른 스캔 드라이버의 스테이지(200)에서는, 제1 트랜지스터(T1)
를 통하여 제1 노드(N1)로 누설 전류가 공급되더라도, 턴-오프된 제5 및 제6 트랜지스터들(T5, T6)을 통하여 제
1 노드(N1)로부터 누설 전류가 배출될 수 있고, 특히 제5 트랜지스터(T5) 및/또는 제6 트랜지스터(T6)가 제1 트
랜지스터(T1)보다 큰 사이즈를 가짐으로써 제1 노드(N1)의 전압의 증가가 방지될 수 있다.
제2 리프레쉬부(260)는 제2 노드(N2)의 전압을 하이 레벨, 예를 들어 하이 게이트 전압(VGH)의 전압 레벨 또는[0044]
이에 근접한 전압 레벨로 유지시킬 수 있다. 예를 들어, 제2 리프레쉬부(260)는, 스캔 신호(SCAN1)가 다른 하나
의 클록 신호(CLK2)에 동기되어 출력된 후 제2 노드(N2)의 전압을 상기 하이 레벨로 유지시키도록 제2 노드(N
2)를 주기적으로 충전시킬 수 있다. 이에 따라, 하이 레벨을 가지는 스캔 신호(SCAN1)의 출력 후, 상기 하이 레
벨을 가지는 제2 노드(N2)의 전압에 기초하여 제4 트랜지스터(T4)가 턴-온됨으로써 스캔 신호(SCAN1)가 로우 레
벨, 즉 로우 게이트 전압(VGL)의 전압 레벨을 유지할 수 있다. 제2 리프레쉬부(260)는 하나의 클록 신호(CLK4)
를 수신하는 게이트, 제2 노드(N2)에 연결된 제1 단자, 및 하이 게이트 전압(VGH)에 연결된 제2 단자를 가지는
제8 트랜지스터(T8)를 포함할 수 있다.
누설 트랜지스터(270)는 하이 게이트 전압(VGH)에 연결되고, 제2 노드(N2)의 전압이 하이 레벨을 가질 때 하이[0045]
게이트 전압(VGH)으로부터 제2 노드(N2)로 전류를 제공할 수 있다. 한편, 하이 레벨의 스캔 신호(SCAN1)가 출력
된 후 제2 노드(N2)는 상기 하이 레벨의 전압을 가져야 하나, 제2 노드(N2)로부터 제2 트랜지스터(T2)를 통하여
로우 레벨의 제4 클록 신호(CLK4)로 누설 전류가 배출되는 경우, 제2 노드(N2)의 전압이 감소될 수 있다. 특히,
이러한 누설 전류는 제2 트랜지스터(T2)의 문턱 전압 쉬프트에 의해 증가될 수 있다. 그러나, 본 발명의 실시예
들에 따른 스캔 드라이버의 스테이지(200)에서는, 제2 노드(N2)로부터 제2 트랜지스터(T2)를 통하여 누설 전류
가 배출되더라도, 누설 트랜지스터(270)를 통하여 하이 게이트 전압(VGH)으로부터 제2 노드(N2)로 전류를 공급
함으로써 스테이지(200)의 오동작을 방지할 수 있다. 예를 들어, 누설 트랜지스터(270)는 제2 노드(N2)에 연결
된 게이트, 제2 노드(N2)에 연결된 제1 단자(예를 들어, 소스), 및 하이 게이트 전압(VGH)에 연결된 제2 단자
(예를 들어, 드레인)를 가지는 제9 트랜지스터(T9)를 포함할 수 있다. 즉, 본 발명의 실시예들에 따른 스캔 드
라이버의 스테이지(200)에서는, 소스 및 게이트가 제2 노드(N2)에 연결된 제9 트랜지스터(T9)를 통하여 제2 노
드(N2)에 전류를 공급함으로써, 제2 노드(N2)의 전압이 감소되는 것이 방지될 수 있고, 트랜지스터들(T1, T2,
T3, T4, T5, T6, T7, T8, T9)의 문턱 전압 쉬프트가 발생하더라도 스테이지(200)의 오동작이 방지될 수 있다.
또한, 일 실시예에서, 제9 트랜지스터(T9)는 제2 입력부(220)에 포함된 제2 트랜지스터(T2)보다 사이즈(또는 채[0046]
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널 폭)가 클 수 있다. 예를 들어, 제9 트랜지스터(T9)는 제2 트랜지스터(T2)보다 두 배의 사이즈를 가질 수 있
다. 따라서, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9)의 문턱 전압 쉬프트가 발생하더라도 제2 노드
(N2)에 대한 제2 트랜지스터(T2)를 통하여 누설되는 전류보다 제9 트랜지스터(T9)를 통하여 공급되는 전류가 큰
것이 보장될 수 있고, 이에 따라 본 발명의 실시예들에 따른 스캔 드라이버의 스테이지(200)는 트랜지스터들
(T1, T2, T3, T4, T5, T6, T7, T8, T9)의 문턱 전압 쉬프트에 강건할 수 있다. 예를 들어, 본 발명의 실시예들
에 따른 스캔 드라이버의 스테이지(200)는 약 -4V 내지 약 4V의 문턱 전압 쉬프트에도 정상적으로 동작할 수
있다.
제1 내지 제9 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9)은 NMOS 산화물 박막 트랜지스터들일 수[0047]
있고, 전압 스트레스에 의해 문턱 전압이 쉬프트되는 경향이 있다. 한편, 산화물 박막 트랜지스터들로 구현된
스캔 드라이버는 이러한 문턱 전압 쉬프트에 의해 내부 노드(예를 들어, 제1 노드(N1) 또는 제2 노드(N2))가 원
하는 전압 레벨을 유지 하지 못하고, 오동작할 수 있다. 그러나, 본 발명의 실시예들에 따른 스캔 드라이버의
각 스테이지(200)는, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9)의 문턱 전압이 쉬프트되더라도, 하이
게이트 전압(VGH)에 연결된 누설 트랜지스터(T9)를 이용하여 내부 노드(N2)의 전압 레벨을 유지함으로써 오동작
을 방지할 수 있다. 또한, 본 발명의 실시예들에 따른 스캔 드라이버의 각 스테이지(200)에서, 누설 트랜지스터
(T9)가 제2 입력부(220)의 제2 트랜지스터(T2)보다 큰 사이즈를 가짐으로써, 스테이지(200)는 트랜지스터들(T1,
T2, T3, T4, T5, T6, T7, T8, T9)의 문턱 전압 쉬프트에 강건할 수 있다.
이 하, 도 3 내지 도 4f를 참조하여 각 스테이지(200)의 동작의 일 예를 설명한다.[0048]
도 3은 도 2의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 4a 내지 도 4f는 도 2의 스테이지의[0049]
동작의 일 예를 설명하기 위한 회로도들이다.
도 3 및 도 4a를 참조하면, 제1 클록 신호(CLK1)가 하이 레벨을 가지는 제1 구간(P1)에서, 스테이지(예를 들어,[0050]
도 1의 제1 스테이지(110))는 제1 클록 신호(CLK1)에 동기되어 인가되는 스캔 스타트 펄스(SSP)를 수신한다. 제
1 트랜지스터(T1)는 하이 레벨의 스캔 스타트 펄스(SSP)에 응답하여 턴-온되고, 제1 노드(N1)에 하이 게이트 전
압(VGH)을 인가한다. 제1 노드(N1)의 전압(V_N1)은 하이 게이트 전압(VGH)에 기초하여 하이 레벨을 가질 수 있
다. 제2 트랜지스터(T2)는 하이 레벨을 가지는 제1 노드(N1)의 전압(V_N1)에 응답하여 턴-온되고, 제2 노드(N
2)에 로우 레벨의 제4 클록 신호(CLK)를 인가할 수 있다. 제2 노드(N2)의 전압(V_N2)은 로우 레벨의 제4 클록
신호(CLK)에 기초하여 로우 레벨을 가질 수 있다. 또한, 제3 트랜지스터(T3)는 하이 레벨을 가지는 제1 노드
(N1)의 전압(V_N1)에 응답하여 턴-온되고, 스캔 신호(SCAN1)로서 로우 레벨을 가지는 제2 클록 신호(CLK2)를 출
력할 수 있다.
도 3 및 도 4b를 참조하면, 제2 클록 신호(CLK2)가 하이 레벨을 가지는 제2 구간(P1)에서, 제2, 제3 및 제6 트[0051]
랜지스터들(T2, T3, T6)이 턴-온될 수 있다. 턴-온된 제3 트랜지스터(T3)는 스캔 신호(SCAN1)로서 하이 레벨을
가지는 제2 클록 신호(CLK2)를 출력할 수 있다. 따라서, 스테이지(예를 들어, 도 1의 제1 스테이지(110))는 제2
클록 신호(CLK2)에 동기시켜 스캔 신호(SCAN1)를 출력할 수 있다.
도 3 및 도 4c를 참조하면, 제4 클록 신호(CLK4)가 하이 레벨을 가지는 제3 구간(P3)에서, 제4, 제5, 제7, 제8[0052]
및 제9 트랜지스터들(T4, T5, T7, T8, T9)이 턴-온될 수 있다. 제8 트랜지스터(T8)는 하이 레벨의 제4 클록 신
호(CLK4)에 응답하여 턴-온되고, 제2 노드(N2)에 하이 게이트 전압(VGH)을 인가할 수 있다. 제2 노드(N2)의 전
압(V_N2)은 하이 게이트 전압(VGH)에 기초하여 하이 레벨을 가질 수 있다. 제5 트랜지스터(T5)는 하이 레벨의
제4 클록 신호(CLK4)에 응답하여 턴-온되고, 제4 트랜지스터(T4)는 하이 레벨의 제2 노드(N2)의 전압(V_N2)에
응답하여 턴-온될 수 있다. 이에 따라, 턴-온된 제5 트랜지스터(T5) 및 턴-온된 제4 트랜지스터(T4)를 통하여
제1 노드(N1)에 로우 게이트 전압(VGL)이 인가될 수 있고, 제1 노드(N1)의 전압(V_N1)은 로우 게이트 전압(VG
L)에 기초하여 로우 레벨을 가질 수 있다. 또한, 제1 노드(N1)의 전압(V_N1) 및 제2 노드(N2)의 전압(V_N2)은
로우 레벨 및 하이 레벨로 각각 유지될 수 있고, 하이 레벨로 유지되는 제2 노드(N2)의 전압(V_N2)에 응답하여
턴-온되는 제4 트랜지스터(T4)에 의해 출력 노드(NO)에 로우 게이트 전압(VGL)이 인가됨으로써, 스캔 신호
(SCAN1)가 로우 레벨을 유지할 수 있다. 제1 노드(N1)의 전압(V_N1) 및 제2 노드(N2)의 전압(V_N2)이 로우 레벨
및 하이 레벨로 각각 유지하도록, 제4 구간(P4) 및 제5 구간(P5)에서 제1 노드(N1) 및 제2 노드(N2)가 주기적으
로 방전 및 충전될 수 있다.
도 3 및 도 4d를 참조하면, 하이 레벨의 스캔 신호(SCAN1)가 출력된 후 제2 클록 신호(CLK2)가 하이 레벨을 가[0053]
지는 제4 구간(P4)에서, 제4, 제6, 제7 및 제9 트랜지스터들(T4, T6, T7, T9)이 턴-온될 수 있다. 제4 트랜지스
터(T4)는 하이 레벨의 제2 노드(N2)의 전압(V_N2)에 응답하여 턴-온되고, 제6 트랜지스터(T6)는 하이 레벨의 제
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2 클록 신호(CLK2)에 응답하여 턴-온되며, 제7 트랜지스터(T7)는 하이 레벨의 제2 노드(N2)의 전압(V_N2)에 응
답하여 턴-온될 수 있다. 이에 따라, 턴-온된 제4, 제6 및 제7 트랜지스터들(T4, T6, T7)를 통하여 제1 노드
(N1)에 로우 게이트 전압(VGL)이 인가, 즉 제1 노드(N1)이 방전될 수 있다. 한편, 제1 노드(N1)가 하이 레벨의
스캔 신호(SCAN1)의 출력 후 하이 레벨의 제2 클록 신호(CLK2)가 인가될 때마다 방전됨으로써, 제1 노드(N1)의
전압(V_N1)이 로우 레벨로 유지될 수 있다.
도 3 및 도 4e를 참조하면, 하이 레벨의 스캔 신호(SCAN1)가 출력된 후 제4 클록 신호(CLK4)가 하이 레벨을 가[0054]
지는 제5 구간(P5)에서, 제4, 제5, 제7, 제8 및 제9 트랜지스터들(T4, T5, T7, T8, T9)이 턴-온될 수 있다. 제
8 트랜지스터(T8)는 하이 레벨의 제4 클록 신호(CLK4)에 응답하여 턴-온될 수 있다. 이에 따라, 턴-온된 제8 트
랜지스터(T8)를 통하여 제2 노드(N2)에 하이 게이트 전압(VGH)이 인가, 즉 제2 노드(N2)가 충전될 수 있다. 한
편, 제2 노드(N2)가 하이 레벨의 스캔 신호(SCAN1)의 출력 후 하이 레벨의 제4 클록 신호(CLK4)가 인가될 때마
다 충전됨으로써, 제2 노드(N2)의 전압(V_N2)이 하이 레벨로 유지될 수 있다. 또한, 제4 트랜지스터(T4)는 하이
레벨의 제2 노드(N2)의 전압(V_N2)에 응답하여 턴-온되고, 제5 트랜지스터(T5)는 하이 레벨의 제4 클록 신호
(CLK4)에 응답하여 턴-온될 수 있다. 이에 따라, 턴-온된 제4 및 제5 트랜지스터들(T4, T5)를 통하여 제1 노드
(N1)에 로우 게이트 전압(VGL)이 인가, 즉 제1 노드(N1)이 방전될 수 있다. 즉, 제1 노드(N1)는, 하이 레벨의
스캔 신호(SCAN1)의 출력 후, 하이 레벨의 제2 클록 신호(CLK2)가 인가될 때뿐만 아니라 하이 레벨의 제4 클록
신호(CLK4)가 때마다 방전될 수 있다.
도 3 및 도 4f를 참조하면, 하이 레벨의 스캔 신호(SCAN1)가 출력된 후 제2 및 제4 클록 신호들(CLK2, CLK4)이[0055]
로우 레벨을 가지는 제6 구간(P6)에서, 제4, 제7 및 제9 트랜지스터들(T4, T7, T9)이 턴-온될 수 있다. 하이 레
벨의 스캔 신호(SCAN1)가 출력된 후, 제1 노드(N1)의 전압(V_N1)은 로우 레벨로 유지되어야 한다. 그러나, 하이
게이트 전압(VGH)에 연결된 제1 트랜지스터(T1)를 통하여 제1 노드(N1)로 누설 전류(LI1)가 공급될 수 있고, 제
1 트랜지스터(T1)의 문턱 전압 쉬프트에 의해 누설 전류(LI1)가 증가될 수 있다. 그러나, 본 발명의 실시예들에
따른 스캔 드라이버의 각 스테이지에서는, 제5 및 제6 트랜지스터들(T5, T6), 및 턴-온된 제4 및 제7 트랜지스
터들(T4, T7)을 통하여 누설 전류(LI2)가 배출될 수 있고, 이에 따라 제1 노드(N1)의 전압(V_N1)은 로우 레벨로
유지될 수 있다. 일 실시예에서, 제5 및 제6 트랜지스터들(T5, T6) 중 적어도 하나가 제1 트랜지스터(T1)보다
큰 사이즈를 가질 수 있고, 이에 따라 본 발명의 실시예들에 따른 스캔 드라이버의 각 스테이지는 문턱 전압 쉬
프트에 더욱 강건할 수 있다. 또한, 하이 레벨의 스캔 신호(SCAN1)가 출력된 후, 제2 노드(N2)의 전압(V_N2)은
하이 레벨로 유지되어야 한다. 그러나, 로우 레벨의 제4 클록 신호(CLK4)에 연결된 제2 트랜지스터(T2)를 통하
여 제2 노드(N2)로부터 전류(LI3)가 누설될 수 있고, 제2 트랜지스터(T2)의 문턱 전압 쉬프트에 의해 누설 전류
(LI3)가 증가될 수 있다. 그러나, 본 발명의 실시예들에 따른 스캔 드라이버의 각 스테이지에서는, 제9 트랜지
스터(T9)을 통하여 전류(LI4)가 하이 게이트 전압(VGH)으로부터 제2 노드(N2)로 공급될 수 있고, 이에 따라 제2
노드(N2)의 전압(V_N2)은 하이 레벨로 유지될 수 있다. 일 실시예에서, 제9 트랜지스터(T9)는 제2 트랜지스터
(T2)보다 큰 사이즈를 가질 수 있고, 이에 따라 본 발명의 실시예들에 따른 스캔 드라이버의 각 스테이지는 문
턱 전압 쉬프트에 더욱 강건할 수 있다.
이와 같이, 제1 노드(N1)는 제2 클록 신호(CLK2) 또는 제4 클록 신호(CLK4)가 하이 레벨을 가지는 제4 구간(P4)[0056]
및 제5 구간(P5)에서 주기적으로 방전되고, 제2 노드(N2)는 제4 클록 신호(CLK4)가 하이 레벨을 가지는 제5 구
간(P5)에서 주기적으로 충전되나, 제4 및 제5 구간들(P4, P5) 사이에서 제1 노드(N1)에 대한 누설 전류가 발생
할 수 있고, 제5 구간들(P5) 사이에서 제2 노드(N2)에 대한 누설 전류가 발생할 수 있다. 그러나, 본 발명의 실
시예들에 따른 스캔 드라이버의 각 스테이지에서는, 제5 및 제6 트랜지스터들(T5, T6)을 통하여 제1 노드(N1)로
유입되는 누설 전류가 배출될 수 있다. 특히, 본 발명의 실시예들에 따른 스캔 드라이버의 각 스테이지는, 게이
트 및 소스가 제2 노드(N2)에 연결되고 드레인이 게이트 하이 전압(VGH)에 연결된 제9 트랜지스터(T9)를 이용하
여 제2 노드(N2)로 전류(LI4)를 공급함으로써, 노드(N2)의 전압(V_N2)을 하이 레벨로 유지할 수 있고, 각 스테
이지 및 이를 포함하는 스캔 드라이버의 오동작을 방지할 수 있다.
도 5는 본 발명의 실시예들에 따른 스캔 드라이버에 포함된 복수의 스테이지들의 동작의 다른 예를 설명하기 위[0057]
한 타이밍도이다.
도 5를 참조하면, 스캔 드라이버는 각각이 2 수평 구간(2H)의 펄스 폭을 가지는 제1 내지 제5 클록 신호들[0058]
(CLK1, CLK2, CLK3, CLK4, CLK5)을 수신할 수 있다. 또한, 제1 내지 제5 클록 신호들(CLK1, CLK2, CLK3, CLK4,
CLK5) 중 인접한 두 개의 클록 신호들의 하이 레벨 구간은 서로 중첩될 수 있다. 다만, 각 스테이지(예를 들어,
도 1의 제1 스테이지(110))에 인가되는 두 개의 클록 신호들(예를 들어, 제2 및 제4 클록 신호들(CLK2, CLK4))
은 서로 중첩되지 않으므로, 각 스테이지는, 도 5에 도시된 바와 같이 인접한 두 개의 클록 신호들의 하이 레벨
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구간은 서로 중첩되더라도, 도 3 및 도 4f를 참조하여 설명한 동작과 실질적으로 동일한 동작을 수행할 수
있다. 한편, 도 3에 도시된 바와 같이 스캔 드라이버에 서로 중첩되지 않는 클록 신호들이 인가될 때의 스캔 드
라이버의 동작은 "비중첩(non-overlap) 구동"으로 불릴 수 있고, 도 5에 도시된 바와 같이 스캔 드라이버에 중
첩된 클록 신호들이 인가될 때의 스캔 드라이버의 동작은 "중첩(overlap) 구동"으로 불릴 수 있다. 한편, 본 발
명의 실시예들에 따른 스캔 드라이버는 중첩 구동 및 비중첩 구동이 모두 가능할 수 있다. 예를 들어, 본 발명
의 실시예들에 따른 스캔 드라이버는 1 수평 구간(1H)의 길이가 상대적으로 짧은 데이터 기입 동작 시 중첩 구
동을 수행할 수 있고, 1 수평 구간(1H)의 길이가 상대적으로 긴 열화 센싱 동작 시 비중첩 구동을 수행할 수 있
다.
도 6은 본 발명의 다른 실시예에 따른 스캔 드라이버에 포함된 복수의 스테이지들 중 하나를 나타내는 회로도이[0059]
다.
도 6를 참조하면, 스캔 드라이버에 포함된 각 스테이지(200a)는 제1 입력부(210), 제2 입력부(220), 제1 출력부[0060]
(230), 제2 출력부(240), 제1 리프레쉬부(250a), 제2 리프레쉬부(260), 및 누설 트랜지스터(270)를 포함할 수
있다. 도 6의 스테이지(200a)는, 제5 트랜지스터(T5)의 게이트에 인가되는 신호를 제외하고, 도 6의 스테이지
(200)와 실질적으로 동일한 구성을 가질 수 있다.
스캔 드라이버에 포함된 복수의 스테이지들 중 제N 스테이지(N은 1 이상의 정수)에 포함된 제5 트랜지스터(T5)[0061]
는 상기 복수의 스테이지들 중 제N 2 스테이지의 스캔 신호(SCAN3)에 응답하여 제1 노드(N1)와 출력 노드(NO)를
연결할 수 있다. 예를 들어, 도 1의 제1 스테이지(110)의 제5 트랜지스터(T5)의 게이트에는 도 1의 제3 스테이
지(130)의 스캔 신호(SCAN3)가 인가될 수 있다. 따라서, 스테이지(200)(예를 들어, 도 1의 제1 스테이지(110))
는 제2 클록 신호(CLK2)에 동기시켜 스캔 신호(SCAN1)를 출력하고, 이어서 제5 트랜지스터(T5)가 제4 클록 신호
(CLK4)에 동기되어 인가되는 스캔 신호(SCAN3)에 응답하여 턴-온됨으로써 제1 노드(N1)의 전압이 로우 레벨이
될 수 있다. 한편, 도 2의 스테이지(200)의 제1 노드(N1)는 스캔 신호(SCAN1)의 출력 후 제2 클록 신호(CLK2)
또는 제4 클록 신호(CLK4)가 하이 레벨을 가질 때 충전되나, 도 6의 스테이지(200a)의 제1 노드(N1)는 스캔 신
호(SCAN1)의 출력 후 제2 클록 신호(CLK2)가 하이 레벨을 가질 때 충전되는 것을 제외하고, 도 6의 스테이지
(200a)는 도 2의 스테이지(200)와 실질적으로 동일한 동작을 수행할 수 있다.
도 7은 본 발명의 실시예들에 따른 표시 장치의 스캔 드라이버를 나타내는 블록도이고, 도 8은 도 7의 스캔 드[0062]
라이버에 포함된 복수의 스테이지들의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 7을 참조하면, 표시 장치의 스캔 드라이버(300)는 스캔 스타트 펄스(SSP) 및 복수의 클록 신호들(CLK1,[0063]
CLK2, CLK3, CLK4)에 응답하여 스캔 신호(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)를 출력하는 복수의 스테이지들
(310, 320, 330, 340, 350)을 포함한다. 도 7의 스캔 드라이버(300)는, 5 개의 클록 신호들(CLK1, CLK2, CLK3,
CLK4, CLK5)을 수신하는 도 1의 스캔 드라이버(100)와 달리, 4 개의 클록 신호들(CLK1, CLK2, CLK3, CLK4)을
수신할 수 있다.
스캔 드라이버(300)는 제1 내지 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4)을 수신할 수 있다. 스캔 드라이버[0064]
(300)에 포함된 각 스테이지(310, 320, 330, 340, 350)는 제1 내지 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4)
중 두 개의 클록 신호들을 수신하고, 다른 하나의 클록 신호에 동기되어 인가되는 스캔 스타트 펄스(SSP) 또는
이전 스테이지의 스캔 신호를 수신하며, 스캔 신호(SCAN1, SCAN2, SCAN3, SCAN4, SCAN5)를 상기 두 개의 클록
신호들 중 하나에 동기시켜 출력할 수 있다.
예를 들어, 도 7 및 도 8을 참조하면, 제1 스테이지(310)는 제2 클록 신호(CLK2), 제4 클록 신호(CLK4), 및 제1[0065]
클록 신호(CLK1)에 동기되어 인가되는 스캔 스타트 펄스(SSP)에 응답하여 제1 스캔 신호(SCAN1)를 제2 클록 신
호(CLK2)에 동기시켜 출력하고, 제2 스테이지(330)는 제3 클록 신호(CLK3), 제1 클록 신호(CLK1), 및 제2 클록
신호(CLK2)에 동기되어 인가되는 제1 스캔 신호(SCAN1)에 응답하여 제2 스캔 신호(SCAN2)를 제3 클록 신호
(CLK3)에 동기시켜 출력하며, 제3 스테이지(330)는 제4 클록 신호(CLK4), 제2 클록 신호(CLK2), 및 제3 클록 신
호(CLK3)에 동기되어 인가되는 제2 스캔 신호(SCAN2)에 응답하여 제3 스캔 신호(SCAN3)를 제4 클록 신호(CLK4)
에 동기시켜 출력하며, 제4 스테이지(340)는 제1 클록 신호(CLK1), 제3 클록 신호(CLK3), 및 제4 클록 신호
(CLK4)에 동기되어 인가되는 제3 스캔 신호(SCAN3)에 응답하여 제4 스캔 신호(SCAN4)를 제1 클록 신호(CLK1)에
동기시켜 출력하고, 제5 스테이지(350)는, 제1 스테이지(310)와 유사하게, 제2 클록 신호(CLK2), 제4 클록 신호
(CLK4), 및 제1 클록 신호(CLK1)에 동기되어 인가되는 제4 스캔 신호(SCAN4)에 응답하여 제5 스캔 신호(SCAN5)
를 제2 클록 신호(CLK2)에 동기시켜 출력할 수 있다. 또한, 제5 스테이지(350) 이후의 스테이지들 또한 이와 유
사한 방식으로 클록 신호들(CLK1, CLK2, CLK3, CLK4) 및 이전 스테이지의 스캔 신호들을 수신하고, 상응하는 스
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캔 신호들을 출력할 수 있다.
일 실시예에서, 각 스테이지(310, 320, 330, 340, 350)는 도 6에 도시된 스테이지(200a)의 구성을 가질 수[0066]
있다. 각 스테이지(310, 320, 330, 340, 350)는 도 6에 도시된 제1 입력부(210), 제2 입력부(220), 제1 출력부
(230), 제2 출력부(240), 제1 리프레쉬부(250a), 제2 리프레쉬부(260), 및 누설 트랜지스터(270)를 포함할 수
있다. 또한, 제N 스테이지(예를 들어, 제1 스테이지(310))의 제1 리프레쉬부(250a)의 제5 트랜지스터(T5)의 게
이트에는 제N 2 스테이지(예를 들어, 제3 스테이지(330))의 스캔 신호(예를 들어, SCAN3)가 인가될 수 있다.
도 9는 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이다.[0067]
도 9를 참조하면, 본 발명의 실시예들에 따른 표시 장치(400)는 복수의 화소들(PX)을 포함하는 표시 패널(410),[0068]
화소들(PX)에 데이터 신호(SDATA)를 제공하는 데이터 드라이버(430), 스캔 스타트 펄스 및 복수의 클록 신호들
에 응답하여 화소들(PX)에 스캔 신호(SCAN)를 제공하는 복수의 스테이지들을 포함하는 스캔 드라이버(450), 및
데이터 드라이버(430) 및 스캔 드라이버(450)를 제어하는 타이밍 컨트롤러(470)를 포함할 수 있다.
일 실시예에서, 스캔 드라이버(450)는 표시 패널(410)에 박막 트랜지스터를 형성하는 박막 트랜지스터 공정 시[0069]
표시 패널(410) 상에 직접 형성되는 내장형 스캔 드라이버일 수 있다. 또한, 스캔 드라이버(450)는 표시 패널
(410) 상에 산화물(Oxide) 박막 트랜지스터들을 형성하여 구현될 수 있다.
또한, 스캔 드라이버(450)의 각 스테이지는 제1 입력부, 제2 입력부, 제1 출력부, 제2 출력부, 제1 리프레쉬부,[0070]
제2 리프레쉬부, 및 제2 노드에 연결된 소스 및 게이트와, 하이 게이트 전압에 연결된 드레인을 가지는 누설 트
랜지스터를 포함할 수 있다. 상기 누설 트랜지스터는 상기 제2 노드의 전압이 하이 레벨을 가질 때 상기 하이
게이트 전압으로부터 상기 제2 노드로 전류를 공급할 수 있다. 이에 따라, 각 스테이지의 트랜지스터들의 문턱
전압이 쉬프트되더라도, 누설 트랜지스터에 의해 상기 제2 노드의 전압이 하이 레벨로 유지될 수 있고, 스캔 드
라이버(450)의 오동작이 방지될 수 있다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.[0071]
도 10을 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 저장 장치(530), 입출력 장치(540), 파[0072]
워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리
카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있
다.
프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(510)는 마이크[0073]
로프로세서(microprocessor), 중앙 처리 장치(CPU), 어플리케이션 프로세서(application processor; AP) 등일
수 있다. 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등
을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(510)는 주변 구성요소 상호연결
(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(520)는 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(52[0074]
0)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-
Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance
Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory),
MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리
장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같
은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk[0075]
Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(540)는 키보드, 키패드, 터치패드,
터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서
플라이(550)(예를 들어, 배터리)는 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.
일 실시예에서, 표시 장치(560)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치일 수[0076]
있다. 다른 실시예에서, 표시 장치(560)는 액정 표시(Liquid Crystal Display; LCD) 장치 또는 다른 표시 장치
일 수 있다. 표시 장치(560)의 스캔 드라이버에 포함된 각 스테이지는 제2 노드에 연결된 소스 및 게이트와, 하
이 게이트 전압에 연결된 드레인을 가지는 누설 트랜지스터를 포함할 수 있다. 상기 누설 트랜지스터는 상기 제
2 노드의 전압이 하이 레벨을 가질 때 상기 하이 게이트 전압으로부터 상기 제2 노드로 전류를 공급할 수 있다.
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이에 따라, 각 스테이지의 트랜지스터들의 문턱 전압이 쉬프트되더라도, 누설 트랜지스터에 의해 상기 제2 노드
의 전압이 하이 레벨로 유지될 수 있고, 스캔 드라이버의 오동작이 방지될 수 있다.
실시예에 따라, 전자 기기(500)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer;[0077]
PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile
Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플
레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대
용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(560)를 포함하는 임의의
전자 기기일 수 있다.
산업상 이용가능성
본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 TV, 디지털[0078]
TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 스마트 폰, PDA, PMP, 디지털
카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구[0079]
의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변
경시킬 수 있음을 이해할 수 있을 것이다.
부호의 설명
100, 300: 스캔 드라이버[0080]
110, 120, 130, 140, 150, 200, 310, 320, 330, 340, 350: 스테이지
210: 제1 입력부
220: 제2 입력부
230: 제1 출력부
240: 제2 출력부
250: 제1 리프레쉬부
260: 제2 리프레쉬부
270: 누설 트랜지스터
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