(19) 대한민국특허청(KR)
(12) 특허공보(B1)
(51)Int. Cl.6
G11C 11/407
(45) 공고일자 1996년02월26일
(11) 공고번호 특1996-0002826
(24) 등록일자 1996년02월26일
(21) 출원번호 특1993-0006349 (65) 공개번호 특1993-0022373
(22) 출원일자 1993년04월15일 (43) 공개일자 1993년11월24일
(30) 우선권주장 92-122594 1992년04월16일 일본(JP)
(71) 출원인 미쓰비시 뎅끼 가부시끼가이샤 기다오까 다까시
일본국 도오교도 지요다구 마루노우찌 2쪼메 2-3
(72) 발명자 쯔끼가와 야수히코
일본국 이다미시 미즈하라 4쪼메 1반찌 미쓰비시 뎅끼 가부시끼가이샤 엘.에
스.아이겡규쇼나이
(74) 대리인 김영길
심사관 : 장완호 (책자공보 제4352호)
(54) 챠지펌핑효율이 개선된 챠지펌프회로
요약
내용 없음.
대표도
도1
명세서
[발명의 명칭]
챠지펌핑효율이 개선된 차지펌프회로
[도면의 간단한 설명]
제1도는 종래의 챠지펌프회로도.
제2도는 제1도 회로의 동작을 표시하는 파형도.
제3도는 일반적 MOS 트랜지스터의 단면도.
제4도는 제1도 회로의 주요부의 단면도.
제5도는 본 발명에 의해 개선된 챠지펌프회로도.
제6도는 제5도 회로의 동작을 표시하는 파형도.
제7도는 본 발명의 제1실시예에 의한 챠지펌프회로도.
제8도는 제7도 회로의 동작을 표시하는 파형도.
제9도는 제7도 회로의 주요부의 단면도.
제10도는 본 발명의 제2실시예에 의한 챠지펌프회로도.
제11도는 본 발명의 제3실시예에 의한 챠지펌프회로도.
제12도는 제11도 회로도의 동작을 표시하는 파형도.
제13도는 제11도 회로의 주요부의 단면도.
제14도는 본 발명의 제4실시예에 의한 챠지펌프회로도.
제15도는 본 발명의 챠지펌프회로가 적용되는 메모리의 전체 배치도.
제16도는 제15도에 표시된 Vbb 제너레이터의 구조.
제17도는 제1도 메모리의 개략적인 단면구조도.
제18도는 본 발명의 제5실시예에 의한 챠지펌프회로도.
제19도는 제18도 회로의 주요부의 단면구조도.
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제20도는 본 발명의 제6실시예에 의한 챠지펌프회로도.
제21도는 본 발명의 부스팅 챠지펌프(boosting charge pump)를 이용한 메모리의 주요부의 개략적인 배치
도.
제22도는 제21도 메모리의 워드라인 셀렉션(word line selection)에 관련된 회로도.
* 도면의 주요부분에 대한 부호의 설명
4 : P채널 MOS 트랜지스터 7 : 커패시터
40 : P형 웰 220 : 발진기
222 : 챠지펌프회로 300 : P형 기판
[발명의 상세한 설명]
본 발명은 커패시터의 챠지펌프동작을 통해 소정 레벨의 전압을 발생시키는 챠지펌프회로에 관한 것으로,
특별히 MOS(절연게이트타입) 반도체 메모리장치의 포지티브 부우스트전압(positive boosted voltage) 또
는 네가티브 기판 바이어스전압(negavite substrate bias voltage)을 발생시키는 챠지펌프회로에 관한 것
이다.
MOS 메모리(MOS 트랜지스터를 구성요소로 가지는 메모리장치)에서, 소정 레벨의 바이어스전압을 벌크로
인가하기 위하여 일반적으로 기판 바이어스 제너레이터가 사용된다. "벌크(bulk)"라는 용어는 기판 그 자
체를 그리고 포괄적으로 웰영역(well region)을 표시하는데 사용된다.
네가티브 바이어스전압은 P형 벌크에 인가되고, 포지티브 바이어스전압은 N형 벌크에 인가된다.
그와 같은 바이어스전압의 벌크로의 인가는 다음 목적을 위해 실행된다 : (1) MOS 트랜지스터의 한계전압
의 안정, (2) 빠른 동작을 얻기 위해 벌크와 소스/드레인영역 사이의 접합용량의 감소, 그리고 (3) 기판
또는 웰영역과 신호연결선 사이의 기생 MOS 트랜지스터 발생의 억제.
DRAM(Dynamic Type Random Access Memory)과 같은 최근의 메모리장치에서, 하나의 전원전압으로 동작하는
메모리장치를 설치하기 위하여, 메모리장치에서 바이어스전압을 내부적으로 발생시키기 위하여 메모리칩
상에 형성된 온-칩 바이어스 제너레이터(on-chip bias generator)가 사용된다.
그러한 바이어스 제너레이터는 제1도에 표시된 커패시터의 챠지펌핑 동작을 이용하는 챠지펌프회로를 포
함한다.
제1도를 참조하여, 종래의 챠지펌프회로는 용량으로 신호 Φ를 노드 N1에 연결시키는 반복신호(이하 단지
클럭신호로 언급되는) Φ에 반응하는 커패시터(3)와, 접지전위를 공급하는 노드 N1와 노드 N2 사이에 설
치된 다이오드접속 n채널 MOS 트랜지스터(2)와, 네가티브 바이어스전압 Vbb을 발생시키는 노드 N1와 노드
N0 사이에 설치된 또 하나의 다이오드-접속 N채널 MOS 트랜지스터(1)를 포함한다. MOS 트랜지스터(1)는
노드 N0에 함께 접속되는 드레인 및 게이트, 그리고 노드 N1에 접속되는 소스를 가진다. MOS 트랜지스터
(2)는 노드 N1에 접속되는 드레인 및 게이트, 그리고 노드 N2에 함께 접속되는 소스를 가진다. MOS 트랜
지스터(1) 각각의 소스/드레인영역과 벌크 사이의 역바이어싱 PN 접합을 위하여 MOS 트랜지스터(1)(2)의
벌크는 노드 N0에 접속된다.
제1도 챠지펌프회로의 동작파형도인 제2도와 관련하여 제1도에 표시된 챠지펌핑회로의 동작이 설명된다.
노드 N3는 전원전위 Vcc와 접지전위 GND 사이에서 진동하는 클럭신호 Φ를 받는다.
시각 t0에서 신호 Φ가 하이(high)로 될때, 노드 N1의 전위는 커패시터(3)의 용량적 결합을 통행 하이로
된다. 노드 N1로의 커패시터(1)의 결합효율이 k라고 가정할때, 노드 N1의 전위는 k·Vcc 에 이른다. 일반
적으로 k는 거의 1과 같다.
트랜지스터(2)는 한계전압 Vth2을 가지며, k·Vcc ＞Vth2의 관계로 ON되어 노드 N1를 방전한다. 노드 N1
의 전위가 Vth2 전위까지 방전되면, 트랜지스터(2)가 OFF된다.
이 기간동안, 노드 N1의 전위는 k·Vcc -Vth2의 범위내에서 변화하기 때문에 트랜지스터(1)는 OFF 상태로
유지되고 역으로 바이어스된다.
제2도에서, 노드 N1의 전위는 네가티브전위로부터 포지티부전위로 올라가는 것이 표시된다. N1의 네가티
브전위는 트랜지스터(1)에 의해 인가되며, 제2도 파형도는 일시적 상태를 표시한다.
시각 t1에서 클럭신호 Φ의 하강에 따라, 노드 N1의 전위가 커패시터(3)의 용량적 결합을 통해 Vth2- k·
Vcc 레벨로 내려간다. 반응하여 트랜지스터(2)가 OFF로 된다.
노드 N0의 전위 Vbb가 전위 Vth2- k·Vcc보다 높으면, 벌크와 N채널 MOS 트랜지스터(1)의 소스와 벌크 사
이에 포워드 바이어싱(forward biasing)이 적용되어, 트랜지스터(1)의 기생 다이오드가 ON된다. 결과적으
로 전류가 노드 N0로부터 노드 N1로 흘러 노드 N1의 전위를 올리고 노드 N0의 전위 Vbb를 감소시킨다.
시각 t2에서, 클럭신호 Φ는 다시 올라가서 트랜지스터(2)가 ON되고 트랜지스터(1)가 OFF된다. 노드 N1의
전위는 네가티브전위로부터 포지티브전위로 올라가고, 그러면 Vth2까지 방전된다.
시각 t3에서, 클럭신호 Φ가 내려가서 트랜지스터(1)(기생 PN 다이오드)를 ON 하고 트랜지스터(1)가 OFF
하여, 전위 Vbb가 감소된다.
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이 동작을 반복함으로서, 노드 N0의 전위는 마침내 Vth2- k·Vcc Vpn1 레벨까지 감소되는데, 여기에서
Vpn1은 N채널 MOS 트랜지스터 1의 소스(N형 영역)와 벌크(P형 영역)에 의해 형성되는 기생 PN 다이오드의
포워드 잔류전위(forward residual potential)(또는 포워드 전압드롭(forword voltage drop))를
표시한다.
제1도에 표시된 챠지펌프회로에서, 기판전위를 줄이기 위해 클럭신호 Φ의 각 폴링시 커패시터(3)의 챠지
펌프펌핑을 통해 기판으로 네가티브챠지(일렉트론)가 주입된다.
일반적으로, 챠지펌프회로의 구동능력 또는 전류공급능력은 주파수 f, 클럭신호 Φ의 진폭 Vcc, 챠지펌핑
커패시티 3의 용량 C의 산물, f·Vcc·C에 의해 결정된다.
제3도는 N형 MOS 트랜지스터의 개략단면도를 표시한다.
제3도를 참조하여 P형 기판(100)의 표면에 형성되는 P형 웰(102)에 MOS 트랜지스터가 형성된다.
MOS 트랜지스터는 N 영역(104)과 (106) 사이의 채널영역(109)에 형성된 게이트(110)와 고농도 불순물 N
영역(104)와 (106) 을 포함한다.
제3도에 명백히 표시되지는 않았지만, 박막의 게이트절연막이 게이트(110)와 채널영역(109) 사이에 형성
된다. N 영역(104)은 소스전극 S으로 접속되고, N 영역(106)은 드레인전극 D으로 접속되고, 게이트(11
0)는 게이트전극 G으로 접속된다.
P형 웰(102)의 표면상에 형성된 P 영역(108)이 P형 웰(102)로 바이어스전압을 인가하기 위해 사용된다.
표시된 MOS 트랜지스터가 트랜지스터(1) 또는 (2)로서 사용되면, P 영역(108)은 네가티브 바이어스 전압
Vbb을 받는다.
서로 접속된 게이트 및 드레인을 가지는 MOS 트랜지스터는 포화영역에서 동작하여 그 한계전압의 전압드
롭을 제공하는 다이오드로서 작용한다.
MOS 트랜지스터(1)과 (2)의 벌크가 노드 N0로 접속되어 바이어스전압 Vbb을 받는 이유는 이들 트랜지스터
(1),(2)의 한계전압을 안정시키고, MOS 트랜지스터(1),(2)의 N 영역(104)와 (106) (소스 및 드레인)과 벌
크(웰영역) 사이의 포워드 바이어싱을 막기 위해서이다.
만약 트랜지스터(2)의 벌크(웰)가 노드 N2로 접속되어 접지전위 GND를 받으면, 벌크(P형 웰(102))는 N 영
역(106)(드레인))에 관련하여 전방으로 바이어스되는데, 이때 노드 N1은 클럭신호 Φ의 하강에 반응하여
네가티브전압이다.
이러한 조건에서, 전류는 노드 N1를 충전하기 위하여 노드 N2(접지전위 GND)로부터 홀러, 노드 N0로부터
챠지펌핑의 열화를 가져온다.
트랜지스터(1)에 있어서, 벌크가 소스로 결합되면, 벌크와 드레인을 가로질러 포워드 바이어스전압이 개
발되고, 이때 노드 N1 전위가 올라가서, 이것이 노드 N0 전위의 상승을 가져온다. 이와 같이 트랜지스터
(1),(2)의 벌크가 노드 N0로 접속되어 바이어스전압 Vbb을 받는다.
이제제4도와 관련하여 트랜지스터(1)의 기생 PN 다이오드가 ON되는 상태를 생각해보자.
제4도를 참조하여 N 영역(106)과, P 영역(108)과, 게이트(11)가 노드 N0로 접속되어 바이어스전압을 받
으며, N 영역(104)은 노드 N1로 접속된다.
노드 N1의 전위가 한계전압 Vth1(또는 포워드 잔류전압 Vpn1)을 초과하는 값만큼 노드 N0의 전위보다 낮
을때, MOS 트랜지스터(1)가 ON된다.
이러한 상태에서, 전류가 채널영역(109)을 통해 N 영역(106)으로부터 N 영역(104)으로 흐른다.
전류는 또한 P 영역(108)으로부터 P 형 웰(102)을 통해 N 영역(104)으로 흐르고, 이것이 소수캐리어
(minority carriers)(일렉트론)의 P형 웰(102)로의 주입을 수반한다. P형 웰이 P형 기판(100)으로 전기적
으로 접속되고, 제4도에 심볼로서 표시된 주입된 소수캐리어(일렉트록)가 P형 기판(100)에 확산하여 또
하나의 소자에 도달한다. 주입된 소수캐리어가 N채널 MOS 트랜지스터로 형성된 액세스 트랜지스터를 포함
하는 다이나믹형 메모리셀에 도달하면, 메모리셀 커패시터에 그와 같은 소수캐리어가 트랩(trap)되어 미
세한 에러를 일으킨다.
또한 그와 같은 주입된 소수캐리어는 기판전류로 하여 기판상에 형성된 MOS 트랜지스터의 한계전압을 변
동시켜 장치에 대한 확실성을 감소시킬 수 있다.
MOS 트랜지스터(1)에 접속된 다이오드는 한계전압의 전압드롭을 일으키다. Vth2- k·Vcc Vpn1에 의해 바
이어스전압 Vbb의 최소 전압이 주어진다.
노드 N1의 전위스윙은 k·Vcc이고, 챠지펌핑 효율성은 Vth2 Vpn1 양만큼 감소된다.
본 발명의 목적은 챠지펌핑 효율성이 개선된 챠지펌프회로를 제공하는 것이다.
본 발명의 또 하나의 목적은 고집적에 적합한 구조를 가지는 챠지펌프호로를 제공하는 것이다.
본 발명의 또 하나의 목적은 어떠한 다른 소자의 벌크영역으로 어떠한 소수케리어 주입도 일으키지 않는
챠지펌프회로를 제공하는 것이다.
본 발명에 의한 챠지펌프회로는 제1도전형을 가지며 제1노드와 소정의 기준전압 공급노드 사이의 챠지트
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랜스퍼 통로를 형성하기 위해 제1커패시터를 통해 게이트에서 받아들여진 제1클럭신호에 반응하는 제1
MOS 트랜지스터와, 제2클럭신호를 제1노드에 용량적으로결합시키기 위한 제2클럭신호에 반응하는 챠지펌
핑 커패시터와, 제1노드와 제2노드 사이의 충전전류를 정류하기 위한 다이오드소자를 포함한다. 제2노드
는 바이어스전압을 발생한다. 다이오드소자는 PN 다이오드 또는 제2도전형의 MOS 트랜지스터를 포함할
수 있다.
본 발명에서, 제1클럭신호가 제1MOS 트랜지스터의 게이트에 적용되어 제1MOS 트랜지스터의 한계전압의 효
과를 제거함으로서 챠지펌핑 효율성을 개선시킨다.
제2클럭신호가 규칙적으로 다이오드소자 및 제1노드의 벌크영역을 역바이어스함으로서 소수캐리어가 벌크
영역으로 주입되는 것을 막는다.
상기한 그리고 기타의 본 발명의 목적, 특징, 잇점 등이 첨부도면과 결합하여 다음의 상세한 설명으로부
터 더욱 분명해질 것이다.
우선, N채널 MOS 트랜지스터의 한계전압효과를 감소시킬 수 있는 회로로서 제5도에 표시된 챠지펌프회로
를 고려해 보자. 제5도의 챠지펌프회로는 P채널 MOS 트랜지스터(4),(5),(6)를 포함한다.
P채널 MOS 트랜지스터(4)는 커패시터(7)를 통해 게이트의 클럭신호 Φ1를 받으며, 노드 N5에 함께 접속
된 게이트 및 드레인, 그리고 바이어스전압 Vbb을 공급하는 노드 N4에 접속된 소스를 가진다.
P채널 MOS 트랜지스터(5)는 또다른 커패시터(8)를 통해 게이트의 또 다른 클럭신호 2를 받으며, 노드
N5에 접속된 소스와 접지전원 GND를 받기 위해 접속된 드레인을 가진다.
P채널 MOS 트랜지스터(6)는 접지전위 GND를 받기 위하여 함께 접속된 게이트 및 드레인과, 노드 N6에 접
속된 소스를 가진다.
MOS 트랜지스터(4),(5)의 벌크는 노드 N7에 접속되어 클럭신호 Φ1를 받는다. MOS 트랜지스터(6)의 벌크
는 노드 N8에 접속되어 클럭신호 Φ2를 받는다. 클럭신호 Φ1과 Φ2는 서로 상보(相補)적으로 이상(二相)
넌오퍼랩핑 클럭신호(two-phase non-overlapping clock signal)를 제공한다. 이제, 제5도 회로의 동작이
제5도 회로 노드의 신호파형을 표시하는 제6도와 관련하여 설명될 것이다.
클럭신호 1, 2 둘다 동작전원전압 Vcc과 접지전위 GND 사이에서 변화하는 Vcc 전압스윙을 가진다.
시각 t0에서 클럭신호 2가 높아지고 클럭신호 Φ1가 낮아질때, 노드 N6의 전위는 어떠한 포지티브 전압
레벨까지 올라가서 MOS 트랜지스터(6)를 ON시켜, 차례로 노드 N6를 전압레벨 |Vth6|까지 방전하는데, 여
기에서 Vth6은 MOS 트랜지스터(6)의 한계전압이다.
노드 N6의 전위가 |Vth6|에 도달할때, 트랜지스터(6)가 OFF된다. 클럭신호Φ2가 하이인 기간동안, 트랜지
스터(5)는 OFF로 유지된다.
한편, 노드 N5의 전위가 낮아져 네가티브 전압레벨이 된다. 시각 t0전에, 클럭신호 Φ2는 로우로 되고,
노드 N6는 네가티브전압으로 되어 트랜지스터(5)를 ON하고 차례로 노드 N5를 접지전위 GND로 방전시킨다.
그러므로, 노드 N5는 k·Vcc의 네가티브전압에 도달하고, 여기에서 k는 커패시터(7)의 결합계수를 표시한
다.
노드 N4의 Vbb가 노드 N5의 -k·Vcc보다 높으면, 트랜지스터(4)는 ON되고, 전류가 노드 N4로부터 노드 N5
로 흐르거나 또는 노드 N5로 일렉트론이 주입된다. 결과적으로 노드 N5의 전압은 약간 증가되고, 노드 N4
의 전압은 약간 감소된다.
시각 t1에서 클럭신호 Φ1가 올라가고 클럭신호 Φ2가 내력갈때, 노드 N의 전압은 어떠한 포지티브 전압
레벨로 올라가서 트랜지스터(4)를 OFF시키고, 노드 N6의 전압은 네가티브 전압레벨로 내려가서 트랜지스
터(5)를 ON시킨다. ON된 트랜지스터(5)는 노드 N5를 접지전위 GND로 방전한다.
노드 N6가 트랜지스터(6)를 통해 |Vth6|레벨까지 방전될때, 트랜지스터(6)가 OFF된다. 이때, 트랜지스터
(5)는 OFF되거나 또는 ON될 수 있다. 트랜지스터(5)상의 요건은 트랜지스터(5)가 클럭신호 Φ1의 폴링시
OFF되는 것이다.
상기에 설명된 동작을 반복함으로서 노드 N4는 마침내 안정된 상태의 |Vth4|-k·Vcc의 전압레벨에 도달하
는데 여기에서 Vth4는 MOS 트랜지스터(4)의 한계전압을 표시한다.
제5도에 표시된 챠지펌프회로에 따라, 바이어스전압 Vbb은 P채널 MOS 트랜지스터(5)를 사용하여 |Vth4|-k
·Vcc 레벨에 도달할 수 있으며, 이것이 챠지펌핑 효율성을 개선시키는 결과를 가져온다.
트랜지스터(4),(5)의 벌크 (N형 영역)가 Vcc와 GND 사이에서 왕복하는 클럭신호 Φ를 받는다. 노드 N5의
전압이 동작전원전압보다 낮거나 같은 어떤 포지티브전압과 -k·Vcc 사이에서 변화한다.
그러므로 PN 접합을 가로지르는 포워드 바이어싱이 이들 트랜지스터(4),(5)에서 결코 발생하지 않으며,
이것이 소수캐리어의 주입을 막는 결과를 가져온다.
덧붙여, 트랜지스터(6)는 벌크의 클럭신호 2를 받는다. 이 트랜지스터(6)에서, 노드 N6의 전압이 k·
Vcc 레벨까지 높아질때, 벌크의 전압이 Vcc 레벨까지 높아지고 노드 N6의 전압이 네가티브 전압레벨로 낮
아질때, 벌크의 전압은 접지전위 GND까지 낮아진다. 이와 같이 트랜지스터(6)의 PN 접합 사이에서는 어떠
한 포워드 바이어싱도 일어나지 않는다.
그러나 제5도의 회로구성에서도 다음에 논의되는 것과 같이 개선되어야 할 몇가지 점이 있다.
P채널 MOS 트랜지스터는 채널영역을 통해 홀을 전달한다. 일반적으로 홀(holes)은 일렉트론으로의 이동성
에 있어서 열등하다. 네가티브 바이어스전압을 발생시키기 위하여 P채널 MOS 트랜지스터가 사용될때, 노
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드 N4로의 효율성 있는 일렉트론 주입이 설정될 수 없다.
덧붙여, 트랜지스터(4)는 벌크의 클럭신호 Φ1를 받는다. 트랜지스터(4)가 ON될때, 클럭신호 Φ1는 접지
전위 GND에 있다. 트랜지스터(4)의 소스는 노드 N4에 접속되어 바이어스전압을 받는다. 트랜지스터(4)의
벌크와 소스 사이의 전위차이는 바이어스전압 Vbb이며, 트랜지스터(4)의 한계전압 Vth4는 백게이트 바이
어스효과(back gate bias effect)로 인하여 -1V에 이른다. 그러므로 제5도 회로의 챠지펌핑능력은 충분히
높지 않다.
덧붙여, 클럭신호 Φ1가 높아질때, Vcc |Vbb| 전압이 소스(노드 N4)와 벌크(노드 N7)를 가로질러 적용된
다. 장치의 집적이 향상됨에 따라, MOS 트랜지스터의 사이즈는 줄어들고, 이것이 MOS 트랜지스터의 접합
브레이크 다운 전압(junction break down voltage)의 감소를 가져온다.
따라서 가능한한 작은 값으로 MOS 트랜지스터의 벌크와 소스 사이의 전압을 줄이는 것이 바람직하다.
[제1실시예]
제7도를 참조하여 본 발명의 제1실시예에 의한 챠지펌프회로는 P채널 MOS 트랜지스터(10),(11)와, N채널
MOS 트랜지스터(9)를 포함한다.
MOS 트랜지스터(9)는 드레인과, 네가티브 바이어스전압을 공급하는 노드 N14에 함께 접속된 게이트 및 벌
크와, 노드 N13에 접속된 소스와, 노드 N12에 접속된 벌크를 가진다.
노드 N13는 커패시터(12)를 통해 노드 N12에 적용된 클럭신호 Φ1를 받는다.
MOS 트랜지스터(10)는 접지전위 GND를 받도록 접속된 드레인과, 노드 N13에 접속된 소스와, 노드 N10에
접속된 게이트를 가진다. 노드 N10는 또 다른 커패시터 13를 통해 노드 N11에 적용된 또 다른 클럭신호
Φ2를 받는다.
MOS 트랜지스터(11)는 노드 N10에 접속된 소스와, 접지전위를 받기 위하여 함께 접속된 드레인 및 게이트
와, 노드 N11에 접속된 벌크를 가진다.
이제, 제8도의 동작파형도와 관련하여 제7도 회로의 동작이 설명될 것이다.
클럭신호 Φ1,Φ2는 이상(二相) 넌오버래핑 클럭(two-phase non-overlapping clock)을 제공한다.
시각 t0 이전에, 클럭신호 Φ1는 높은 레벨의 Vcc에 있고, 클럭신호 Φ2는 낮은 레벨의 GND에 있다. 이러
한 상태에서 노드 N10는 네가티브 전압레벨에 있어 트랜지스터(11)를 OFF 시키고 트랜지스터(10)를 ON시
켜 노드 N13를 접지전위 GND로 방전한다.
시각 t0에서, 클럭신호 Φ1가 접지전위 GND 레벨로 내려가고 클럭신호 Φ2가 동작전원전압 Vcc 레벨로 올
라갈때, 노드 N10의 전압이 커패시터(13)의 용량결합을 통해 포지티브 전압레벨까지 올라가서 트랜지스터
(11)를 ON시키고 트랜지스터(10)를 OFF시켜, 노드 N13의 전압이 커패시터(12)의 용량결합(챠지펌핑동작)
을 통해 -k·Vcc의 네가티브 전압레벨까지 내려가는데, 여기에서 k는 커패시터(12)의 결합계수이며, 거의
1과 같다.
노드 N10는 MOS 트랜지스터(11)을 통해 |Vth11|의 전압레벨까지 방전되고, 그러면 MOS 트랜지스터(11)가
OFF된다. Vth11은 MOS 트랜지스터(11)의 한계전압을 표시한다. MOS 트랜지스터(10)는 OFF로 유지된다.
한편, 노드 N14의 전압레벨 Vbb이 노드 N13의 전압레벨 -k·Vcc 보다 더 높으면, MOS 트랜지스터(9)가 ON
되거나, 또는 벌크 및 소스로 형성된 기생 PN 다이오드가 전진적으로 바이어스되고, 전류가 노드 N14로부
터 노드 N13로 흐르거나, 또는 일렉트론이 노드 N14로 주입된다. 결과적으로 노드 N14의 전위가
감소되고, 노드 N13의 전위가 증가된다.
시각 t1에서, 클럭신호 Φ1가 올라가고 클럭신호 Φ2가 내려갈때, MOS 트랜지스터(9)는 OFF로 되고(기생
PN 다이오드는 역으로 바이어스되고), MOS 트랜지스터(10),(11)는 OFF로 된다.
노드 N13가 MOS 트랜지스터(10)를 통해 방전될지라도, 노드 N13는 노드 N14보다 전위가 더 높고, 노드
N14와 노드 N13 사이에 어떠한 전류(챠지전송)통로도 형성되지 않는다.
이러한 동작을 반복함으로서, 바이어스전압 Vbb은 마침내 -k·Vcc Vpn9 레벨에 이르게 되는데, 여기에서
Vpn9는 MOS 트랜지스터(9)(또는 기생 PN 다이오드)의 벌크와 소스 사이의 포워드 잔류전압(포워드 저압드
롭)을 표시한다.
일반적으로 Vpn9 전압은 0.6V이며, 그러므로 9-k·Vcc의 전압레벨은 제5도의 배치에 의해 얻어지는
|Vth4|-k·Vcc 전압보다 더 모자란다.
덧붙여, N채널 MOS 트랜지스터는 일렉트론을 노드 N14로 주입하기 위하여 사용되고, 노드 N14로 일렉트론
이 효율적으로 주입된다.
제5도의 배치와 비교하여, 제7도의 회로배치는 향상된 챠지펌핑 효율성을 제공한다.
노드 N13의 전압은 -k·Vcc 네가티브전압과 어떠한 포지티브전압(k가 1과 동일하면 안정된 상태에서 접지
전위) 사이에서 변화하고, 여기에서 MOS 트랜지스터(9)의 벌크는 바이어스전압 Vbb(=안정된 상태에서 -k
·Vcc Vpn9)을 받는다. 결과적으로, 전원전압 Vcc을 초과하는 전압은 결코 트랜지스터(9)의 PN결합을 가
로질러 인가되지 않는다.
이러한 관계는 또한 트랜지스터(10),(11)에도 적용된다. 이와 같이, 집적도가 올라감에 따라 MOS 트랜지
스터의 사이즈가 작아질지라도 브레이크다운 전압특성에 대해서는 어떠한 문제도 발생하지 않는다.
제9도를 참조하여 N채널 MOS 트랜지스터(9)의 단면구조가 개략적으로 표시된다.
N채널 MOS 트랜지스터(9)가 차례로 N형 웰(31)상에 형성되는 P형 웰(30)의 표면에 형성되는 것으로 표시
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된다. 동작전원전압 Vcc에서 N형 웰이 계속하여 바이어스되고, P형 기판(32)의 표면상에 형성된다.
N채널 MOS 트랜지스터(9)는 고농도 불순물 N 영역(34a,34b)과, P형 웰(30)의 N 영역(34a,34b) 사이의
표면상에 형성되는 제어게이트(37)를 포함한다.
P형 웰(30)은 고농도 불순물영역(35)을 통해 바이어스전압 Vbb을 받는다. N 영역(34a)은 노드 N13로
접속되고, N 영역(34)과 제어게이트(37)는 노드 N14로 함께 접속된다.
P채널 MOS 트랜지스터(10),(11)는 비록 제9도에서 명백히 표시되지는 않지만 N형 웰(39)상에 형성된다. P
형 웰(30)은 어떤 MOS 트랜지스터를 포함할 수도 있다. 커패시터(12)(13)는 MOS 커패시터로서 N형 웰(39)
또는 P형 웰(38)에 형성될 수 있다.
P형 웰(30)은 일렉트론 주입을 위해 단지 MOS 트랜지스터(9)만을 포함한다.
동작에 있어서, P형 웰(벌크)(30)과 N 영역(34a)으로 형성된 기생 PN 다이오드가 전진적으로 바이어스되
어, 전류가 채널영역의 통로에 덧붙여 P 영역(35)과, P형 웰(30)과, N 영역 (34a)을 통해 노드 N14로부
터 노드 N13로 흐른다. 소수캐리어(일렉트론)가 N 영역 34a으로부터 P형 웰(30)로 주입되어, P형 웰(3
0)에서 다수캐리어(홀)와 재결합된다.
주입된 캐리어가 P형 웰(30)을 통해 N형 웰(31)로 확산할지라도, N형 웰(31)이 동작전원전압 Vcc으로 바
이어스되어 확산된 소수캐리어가 N형 웰(31)에서 흡수되거나 트랩(trap)되면, 어떠한 역효과도 발생되지
않는다.
덧붙여, 주입된 소수캐리어가 P형 웰(30)로 확산할지라도 P형 웰(30)은 단지 MOS 트랜지스터(9)만을 포함
하며, 다른 소자에 어떠한 역효과도 끼치지 않으므로, 확실한 동작을 얻을 수 있게 된다.
N형 웰(31)을 N형 기판일 수 있다. 다시말해, N형 기판 또는 에피택셜층의 표면에 P형 웰(30)이 형성되어
동일한 기술적 효과를 제공할 수 있다.
[제2실시예]
제10도를 참조하여 본 발명의 제2실시예에 따른 챠지펌프회로를 볼 수 있다. 제10도의 배치는 P 채널 MOS
트랜지스터(10,11)의 벌크가 접속되어 접지전위 GND를 받는다는 점에서만 제7도의 회로배치와 다르다.
MOS 트랜지스터(10,11)는 N형 영역(s)으로 형성된 벌크를 가진다.
노드 N13의 전압은 동작시 -k·Vcc의 네가티브전압으로부터 어떠한 포지티브전압으로 변화한다. 노드
N13의 어떠한 포지티브전압은 MOS 트랜지스터(10)를 통해 접지전위 GND로 방전된다.
이러한 동작에서 전류가 접지전위까지 P형 드레인(노드 N13)으로부터 트랜지스터(10)의 N형 벌크로 흐를
수 있다. 트랜지스터(10)의 벌크영역의 주입된 소수캐리어(홀)가 벌크영역에서 재결합되거나 흡수되거나,
또는 접지전위 GND까지 추출된다. 이와 같이 주입된 소수캐리어는 다른 소자에 어떠한 역효과도 끼치지
않는다.
노드 N13의 전위가 -k·Vcc의 네가티브전압까지 감소될때, MOS 트랜지스터(10)의 PN 접합이 역으로 바이
어스되어 어떠한 전류도 MOS 트랜지스터(10)의 벌크영역으로 흐르지 않는다. 이와 같이 MOS 트랜지스터
(9)의 챠지펌핑 동작은 MOS 트랜지스터(10)로부터 어떠한 역효과도 받지 않는다.
MOS 트랜지스터(11)에 관해서는, 노드 N10의 포지티브전압이 접지전위 GND 레벨까지 P형 소스를 통해 N형
벌크로 방전될 수 있다. 그러나 그러한 경우에서조차도 노드 N10의 전위는 접지전위 GND까지만 감소되고,
MOS 트랜지스터(10)는 OFF 상태로 유지된다.
주입된 소수캐리어(홀)는 벌크영역에서 트랩되거나 또는 트랜지스터(11)에서 집지전위 GND까지 추출되어,
소수캐리어의 기판에 걸친 확산이 억제될 수 있다.
노드 N10의 전위가 네가티브전압까지 내려갈때, 트랜지스터(11)의 PN 접합이 역으로 바이어스되어 전류가
PN 접합을 통해 흐르는 것을 방지하며, MOS 트랜지스터(10)는 ON된다.
[제3실시예]
제11도를 참조하여 본 발명의 제3실시예에 의한 챠지펌프회로는 P채널 MOS 트랜지스터(20,21)와, PN 다이
오드(19)를 포함한다.
P채널 MOS 트랜지스터(20)는 노드 N23에 접속된 소스와, 접지전위 GND를 받기 위하여 접속된 드레인과,
노드 N20에 접속된 게이트와, 노드 N22에 접속된 벌크를 가진다.
노드 N20는 커패시터(23)를 통해 노드 N21에 인가된 클럭신호 Φ2를 받는다. 노드 N22는 클럭신호 Φ1를
받는다.
P채널 MOS 트랜지스터(21)는 노드 N20에 접속된 소스와, 접지전위 GND를 받기 위하여 각각 접속된 게이트
및 드레인과, 노드 N21에 접속된 벌크를 가진다.
PN 다이오드(19)는 바이어스전압 Vbb을 공급하는 노드 N24에 접속된 양극과, 노드 N23에 접속된 음극을
가진다. 노드 N23는 커패시터(22)를 통해 클럭신호 Φ1를 받는다. 이제, 제11도 회로의 동작이 제12도의
동작 파형도와 관련하여 설명될 것이다.
제11도 회로의 동작은 제7도에 표시된 회로와 본질적으로 동일하다.
시각 t0에서 클럭신호 Φ2가 Vcc 레벨까지 올라가고 클럭신호가 GND 레벨로 떨어질때, 노드 N20의 전위는
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포지티브 전압레벨까지 올라가 트랜지스터(21)를 ON한다.
노드 N20가 트랜지스터(21)를 통해 |Vth21| 전압레벨까지 방전된다.
여기에서 Vth21은 MOS 트랜지스터(21)의 한계전압을 표시한다.
이 기간동안, MOS 트랜지스터(21)의 벌크가 Vcc 레벨의 클럭신호를 받아 트랜지스터(21)의 PN 접합이 역
으로 바이어스되어 소수캐리어의 벌크영역으로의 주입을 막는다.
MOS 트랜지스터(20)가 게이트의 노드 N20의 전압을 받아서 이 기간동안 트랜지스터(20)가 OFF인 상태로
된다.
한편, 노드 N23의 전위가 이전 사이클에서 트랜지스터(20)를 통해 방전함으로서 설정된 접지전위 GND로부
터 -k·Vcc 전압레벨로 내려간다. 여기에서 k는 커패시터(22)의 노드 N23로의 결합효율을 표시한다.
결과적으로 PN 다이오드(19)가 전기적으로 바이어스되어 도전성을 띠게된다. 그러면 전류가 노드 N24로
부터 노드 N23로 흘러, N24의 전위가 낮아지고 노드 N23의 전위는 증가된다.
이 기간동안, 트랜지스터(20)는 벌크의 접지전위 GND 레벨의 클럭신호 Φ1와 소스의 노드 N23의 네가티브
전압을 받아서, 트랜지스터(20)의 PN 접합을 가로질러 어떠한 포워드 바이어스(forward bias)도 적용되지
않는다. 시각 t1에서 클럭신호 Φ1가 Vcc 레벨까지 올라갈때, 노드 N23의 전위는 포지티브 전압레벨까지
올라가고, PN 다이오드(19)는 역으로 바이어스되어 OFF된다. 노드 N23의 포지티브전압이 클럭신호 Φ2의
하강에 반응하여 도전성을 띠게되는 트랜지스터(20)를 통해 접지전위 GND까지 방전된다.
이러한 동작을 반복함으로서 노드 N24의 바이어스전압 Vbb이 마침내 안정된 상태의 Vpn19-k·Vcc 전압레
벨에 도달하며, 여기에는 Vpn19는 PM 다이오드(19)를 가로지르는 포워드전압 드롭(forward voltage dro
p)을 표시한다.
이와 같은 제11도의 회로배치에 있어서, 트랜지스터(20,21)와 PN 다이오드의 PN 접합에 Vcc 레벨을 초과
하지 않는 전압이 제공되며, 따라서 접합파괴 전압특성(junction breakdown voltage characteristics)에
는 어떠한 문제도 없다.
제13도는 제11도에 표시된 PN 다이오드의 단면구조를 개략적으로 표시한다. 제13도를 참조하여 N형 기판
(50)의 표면에 차례로 형성되는 P형 웰(40)에 PN 다이오드(19)가 형성된다.
PN 다이오드(19)는 고농도 불순물 N 영역(41)과 고농도 불순물 P 영역(42)을 포함한다. N 영역(41)은 노
드 N23로 접속되고, P 영역(42)은 노드 N24로 접속된다.
동작시 전류가 노드, N24로부터 P 영역(42), P형 웰(표면영역)(40), N 영역(41)을 통해 노드(23)로 흐른
다. P형 웰(40)은 단지 PN 다이오드(19)만을 포함한다. N 영역(41)으로부터 P형 웰(40)로 주입된 소수캐리
어가 P형 웰(40)에서 확산하여 P형 웰(40)에서 다수캐리어(홀)와 재결합되거나 또는 N형 기판(50)에서 흡
수된다.
N 영역(41)으로부터 주입된 소수캐리어는 다른 소자에 역효과를 끼치지 않는다.
P채널 MOS 트랜지스터(20,21)가 P형 웰(44)에 의해 둘러싸인 N형 웰(43)에 형성된다.
커패시터(22,23)가 MOS형 커패시터로서 N형 웰(43) 또는 P형 웰(45)에 형성될 수 있다.
P형 웰(40)이 P형 기판이 사용되는 제9도에 표시된 것처럼 N형 기판(50) 대신에 N형 웰에 형성될 수
있다. 덧붙여, PN 다이오드가 PN 다이오드전용으로 설치되는 전용웰영역에 형성되는 한 어떠한 다이오드
구조라도 사용될 수 있다.
또한 트리플확산분리 또는 트랜치분리와 같은 CMOS IC 테크놀로지에서 대개 사용되는 웰분리구조가 추가
적으로 형성될 수 있다.
[제4실시예]
제14도는 본 발명의 제4실시예에 의한 회로구성을 표시한다. 제14도의 구성은 MOS 트랜지스터(20,21)의
벌크가 둘다 접지전위 GND를 받기 위하여 접속된다는 점에서 제11도와는 다르다.
제14도 회로동작은 본질적으로 제11도 회로의 동작과 본질적으로 동일하다.
노드 N20가 포지티브 전압레벨로 충전될때, 트랜지스터(21)의 PN 접합이 전진적으로 바이어스되어 전류가
노드 N20로부터 벌크를 통해 접지전위로 흐르게 한다.
그러나 노드 N20의 전위가 트랜지스터(21)의 PN 접합의 포워드 전압드럽 Vpn21 레벨에 이를때, 트랜지스
터(21)의 PN 접합을 포함하는 기생다이오드가 OFF되어 전류를 커트한다.
이러한 조건에서 노드 N20의 전위가 Vpn21 레벨에 도달하여 트랜지스터(20)를 OFF로 유지시킨다.
트랜지스터(20)에 있어서, 노드 N23가 포지티브전압으로 충전될때, 전류가 접지전위까지 노드 N23로부터,
트랜지스터(20)의 P 영역과 N형 벌크영역을 통해 흐른다. 이 기간동안 노드 N20의 네가티브전압에 반응하
여 트랜지스터(20)가 ON되어 노드 N23를 접지전위로 방전한다. 노드 N24로의 챠지펌핑동작에 대한 문제는
발생하지 않는다. 벌크에서 주입된 소수캐리어가 그룹전위에서 바이어스된 벌크영역에서 흡수되거나 재결
합되고, 따라서 트랜지스터(20)에서 확산하기 위해 어떠한 소수캐리어도 기판에 주입되지 않는다.
[챠지펌프회로의 적용예]
제15도를 참조하여 다이나믹형 랜덤액세스 메모리(dynamic type random access memory)(200)가 네가티브
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바이어스전압을 발생하는 챠지펌프회로를 포함하는 인용장치로서 보여진다.
메모리(200)는 행열로 배열된 복수의 다이나믹형 메모리셀을 가지는 메모리셀 어레이(2020)와, 내부행열
어드레스신호를 반생하는 멀티비트(multi bits) A0-An의 어드레스신호를 받는 어드레스버퍼(204)와, 메모
리 셀 어레이(202)에서 행을 선택하고 구동하기 위해 내부행어드레스신호를 디코드하는 로우디코더(206)
와, 메모리셀 어레이(202)에서 열을 선택하기 위해 컬럼선택신호를 발생하는 내부컬럼 어드레스신호를 디
코드하는 컬럼디코더(208)를 포함한다. 로우어드레스신호와 컬럼어드레스신호는 다이나믹 랜덤액세스 메
모리(DRAM)에서 어드레스버퍼(204)에 시분할 다중으로 적용된다.
로우어드레스신호와 컬럼어드레스신호는 가상(virtual) SRAM 또는 슈도(pseudo) SRAM에서 행해진 것처럼
병렬로 적용될 수 있다.
또한 메모리(200)는 센스앰프 및 IO 게이트를 가지는 센스앰프/IO 블록(210)을 포함한다. 센스앰프는 로
우디코더(206)에 의해 선택되고 구동되는 행(워드라인)으로 접속되는 메모리셀의 데이타를 감지하고 증폭
한다.
IO 게이트는 내부데이타버스(도시되지 않음)를 통해 I/O 회로(212)에 선택된 컬럼을 결합시키기 위해 컬
럼디코더(208)로부터의 컬럼선택신호에 반응한다.
I/O 회로(212)는 데이타기록시 외부데이타로부터 선택된 메모리셀로 기록되는 내부기록데이타를
발생하고, 데이타판독시 내부판독데이타로부터 선택된 메모리셀로 외부판독데이타를 발생한다.
제15도에, 공통단자 DQ을 통해 데이타를 입력하고 출력하는 I/O 회로(212)가 보여진다. 각각의 단자 D와
Q가 사용될 수 있다.
메모리(200)는 로우어드레스 스트로브신호 /RAS에 반응하는 제어회로(214)와, 필요한 내부제어신호를 발
생하는 컬럼어드레스 스트로브신호 /CAS 및 라이트 인에이블신호 /CAS와, 네가티브 바이어스 전압 Vbb을
발생하고 메모리(200)의 P형 웰 또는 P형 기판에 인가하는 Vbb 제너레이터(216)를 포함한다.
신호 /RAS, /CAS/, /WE는 이 기술에잘 알려져 있고, 메모리(200)의 동작 또한 이 기술에 알려져 있으며,
따라서 어떠한 특정한 기술도 그것에 대해 이루어지지 않았다. Vbb 제너레이터(216)는 이전에 논의되었던
본 발명에 의한 챠지펌프회로를 포함한다.
제16도를 참조하여 Vbb 제너레이터(216)는 이상(二相) 넌오버래핑 클럭신호 Φ1,Φ2를 발생하는 발진기
(220)와, 챠지펌핑동작을 통해 네가티브 바이어스전압 Vbb을 발생하는 클럭신호 Φ1, 2에 반응하는 챠지
펌프회로(222)를 포함한다.
발진기(22)는 예를들어 인버터의 홀수단계를 캐스케이드하는 링발진기를 포함하고, 소정폭과 기간을 가지
는 클럭신호 Φ2를 발생한다.
클럭신호 Φ,Φ2중 하나는 추가 인버터를 통해 다른 클럭신호를 통과시킴으로서 발생된다. 즉, 링발진기
의 출력은 클럭신호 Φ1를 제공하고, 링발진기의 출력을 받는 인버터는 또 다른 클럭신호 Φ2를
제공한다.
챠지펌프회로(222)는 실시예로서 이전에 기술되었던 것들중 하나와 동일한 배치를 가진다.
제17도를 참조하여, 메모리셀 어레이(202)가 P형 기판(300)의 표면 영역(302)에 형성된다. 제17도에서,
워드라인 WL에 접속된 제어게이트 및 비트라인 BL에 접속된 소스를 가지는 메모리셀이 대표적으로 보여진
다. 워드라인 WL 및 비트라인 BL은 각각 행 및 열에 대응한다.
챠지펌프회로(222)가 P형 기판(300)의 표면 영역(304)에 형성된다. 네가티브 바이어스전압 Vbb이 로우레
지스턴스 P 영역(306)을 통해 기판(300)에 적용된다.
그러한 배치에 있어서, 어떠한 소수캐리어(일렉트론)도 어레이 영역(302)에 도달할 정도로 기판(300)을
통해 확산하지 않으므로 믿을만한 메모리 동작이 제공된다.
제17도에서, P형 기판(300)이 기판상에 형성된 P형 에피택셜층으로 대체될 수 있으며, 또는 P형 웰영역으
로 대체될 수 있다.
또한, 메모리가 클럭신호와 동기로 동작하는 일련의 펄스로 이루어진 클럭신호를 받는 동기형(同期
型)DRAM이면, 제16도에 보여지는 발진기가 생략될 수도 있다. 인버터 버퍼 및 버퍼가 이상(二相) 넌오버
래핑 클럭신호 Φ1,Φ2를 발생하기 위해 사용될 수 있다.
[제5실시예]
제18도는 본 발명의 제5실시예에 의한 챠지펌프회로를 표시한다. 이 챠지펌프회로는 동작하는 전원저압보
다 더 높은 부우스트전압을 발생한다.
제18도를 참조하여, 회로는 P채널 MOS 트랜지스터(409)와 N채널 MOS 트랜지스터(410,411)를 포함한다.
P채널 MOS 트랜지스터(409)는 부우스트전압 Vp을 발생하는 노드 N114에 함께 접속된 벌크, 드레인 및 게
이트와 노드 N113에 접속된 소스를 가진다. 노드 N113는 커패시터(412)를 통해 노드 N112에 적용되는 클
럭신호 Φ1를 받는다.
N채널 MOS 트랜지스터(410)는 전원전압 Vcc을 받도록 접속되는 소스와, 노드 N113에 접속되는 드레인과,
노드 N112에 접속되는 벌크와, 노드 N110에 접속되는 게이트를 가진다. 노드 N110는 다른 커패시터(413)
를 통해 노드 N111에 적용되는 또 다른 클럭신호 Φ2를 받는다. N채널 MOS 트랜지스터(411)는 110에 접속
되는 소스와, 전압 Vcc을 받도록 접속되는 드레인 및 게이트와, 노드 N111에 접속되는 벌크를 가진다.
클럭신호 Φ1,Φ2는 서로 상보적으로 이상 넌오버래핑 클럭신호를 제공한다. 다음에 제18도의 회로동작이
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설명되겠다.
클럭신호 Φ1,Φ2 각각의 상승과 하강에 반응하여 노드 N110가 Vcc 레벨보다 더 낮은 어떠한 전압레벨까
지 커패시터(413)의 용량적 결합을 통해 방전된다.
MOS 트랜지스터(411)가 ON되어 노드 N110를 Vcc-Vth(411) 레벨까지 충전시키면, 여기에서 Vth(411)는 MOS
트랜지스터(411)의 한계전압을 표시한다.
이 기간동안, 트랜지스터(411)의 벌크가 접지전위 GND 레벨의 클럭신호 Φ2를 받고, 트랜지스터(411)의
PN 접합이 역으로 바이어스된다.
트랜지스터(410)의 게이트전위가 Vcc보다 낮기 때문에 MOS 트랜지스터(410) 또한 이 기간동안 OFF된다.
트랜지스터(410)를 통해 Vcc 레벨까지 충전된 노드 N113가 커패시터(412)의 용량적 결합을 통해 k·
Vcc Vcc 레벨까지 충전되고, 여기에서 k는 커패시터(412)의노드 N113로의 결합계수이다.
결과적으로 트랜지스터(409)가 ON되거나 또는 P 소스 영역으로 형성된 기생 PN 다이오드와 트랜지스터
(409)의 벌크가 전진적으로 바이어스되고 전류가 노드 N113으로부터 노드 N114로 흐른다.
그러면, 노드 N113의 전위가 노드 N114로의 홀주입으로 인해 감소된다.
노드 N113과 노드 N114 사이의 전위차기 Vpn(409)에 도달할때, 트랜지스터(409) 또는 기생 PN 다이오드가
OFF되고, 여기에서 Vpn(409)는 트랜지스터(409)의 기생 PN 다이오드의 포워드 전압드롭을 표시한다.
클럭신호 Φ1,Φ2가 각각 올라가고 내려갈때, 노드 N113 전위는 감소되고 노드 N110 전위는 증가된다. 이
기간동안, 노드 N110의 전위가 Vcc 레벨보다 더 높기 때문에 트랜지스터(411)가 OFF된다.
트랜지스터(410)의 게이트전위가 대략 2·Vcc-Vth(411)이기 때문에 트랜지스터(410)가 ON되어 노드 N113
을 Vcc 레벨까지 충전한다.
MOS 트랜지스터(410)의 벌크가 접지전위 GND 레벨의 클럭신호 Φ1를 받고 트랜지스터(410)의 PN접합이 역
으로 바이어스된다.
이 기간동안, 노드 N113의 전위가 노드 N114의 전위보다 낮기 때문에 트랜지스터(409) 또는 기생 PN 다이
오드가 OFF된다.
이러한 동작의 반복은 점차적으로 노드 N114의 전위를 증가시켜, 마침내 차례로 Vcc k·Vcc-Vpn (409)의
전압레벨에 도달하게 된다.
MOS 트랜지스터(409,410,411)의 모드 PN 접합이 전원접압 Vcc 보다 많지않은 전압을 받으며, 따라서 어떠
한 접합브레이크다운 문제도 일어나지 않는다.
추가로, 제19도에 표시된 것처럼, 트랜지스터(409)만이 유일하게 접지전위 GND에서 바이어스되는 P형 웰
영역(432)에 의해 둘러싸인 N형 웰영역(430)에 형성되고, 어떠한 소수캐리어(홀)도 기판(433)에서 확산하
지 않는다. 기판(433)는 P형 및 N형중 어느것일 수 잇다.
[제6실시예]
제20도는 본 발명의 제6실시예에 의한 챠지펌프회로를 보여준다.
제20도의 챠지펌프회로는 PN 다이오드(410)가 MOS 트랜지스터(409) 대신에 사용된다는 것을 제외하고 제
18도의 회로와 배치에 있어서 유사하다.
제20도의 다른 부분들은 제18도의 대응부분들에 대한 것과 동일한 참조번호로 표시된다.
PN 다이오드(419)는 노드 N114에 접속된 양극과 노드 N113에 접속된 음극을 가진다. 제20도 회로동작은
제18도에 표시된 것과 본질적으로 동일하다. 제20도의 회로배치에 의해, Vcc k·Vcc-Vpn (419) 레벨의 부
우스트전압 Vp이 발생할 수 있으며, 여기서 Vpn(419)은 PN 다이오드(419)를 가로질러 포워드 전압드롭을
표시한다.
이와 같은 제20도의 배치에 있어서, MOS 트랜지스터(410,421)와 PN 다이오드(419)의 PN 접합에 전원전압
Vcc보다 많지않은 전압이 공급된다.
PN 다이오드(419)가 역으로 된 도전형으로 제13도의 것과 유사한 전용 N형 웰에 단독으로 형성되고, 따라
서 주입된 소수캐리어가 확실하게 재결합되거나 N형 웰영역에서 흡수된다.
제18도 및 20도에 표시된 MOS 트랜지스터(410,411)가 전원전압 Vcc를 받기 위하여 접속될 수 있다. 동일
한 챠지펌핑특성을 얻을 수 있다.
[부우스팅 챠지펌프회로의 적용]
제21도는 부우스트 워드라인 도표의 다이나믹 랜덤 액세스 메모리의 주요부를 개략적으로 표시한다. 제21
도를 참조하여, 메모리는 행열로 배치된 복수의 다이나믹형 메모리셀 MC을 가지는 메모리셀 어레이(50
0)를 포함한다. 메모리셀 MC은 액세스 트랜지스터와 데이타를 저장하는 커패시터를 포함한다.
워드라인 WL인 각 행에 대응하여 배치되고, 대응행의 메모리셀을 접속한다. 한쌍의 비트라인이 각 컬럼에
대응하여 설치되며 대응컬럼의 메모리셀을 접속한다.
제21도에서 워드라인 WL 및 비트라인 BL과 메모리셀 MC이 대표적으로 표시된다.
메모리는 내부행열 어드레스신호를 발생하기 위헤 멀티-비트 어드레스신호 A0-An를 받는 어드레스버퍼
(502)와, 행선택신호를 발생하기 위해 버퍼(502)로부터 내부행 어드레스신호를 디코드하는 로우디코더
(504)와, 선택된 워드라인을 부우스트 전압레벨로 구동하기 위해 로우디코더(504)로부터 로우선택신호에
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반응하는 워드드라이버(506)를 포함한다. 또 메모리는 부우스트 전압신호를 발생하는 부우스팅회로(508)
와, 부우스트 워드라인 드라이브신호를 발생하는 제어신호 x에 반응하는 고전압 제너레이터(510)를 포
함한다. 부우스팅회로(508)는 이상 넌오버래핑 클럭신호를 발생하는 발진기(522)와, 전원전압 Vcc보다 높
은 부우스트 전압을 발생하는 클럭신호에 반응하는 챠지펌프회로(524)를 포함한다.
발진기(522)는 예를들어 링발진기로 이루어진다.
챠지펌프회로(524)는 본 발명의 회로배치는 구성된다.
동작에 있어서, 부우스팅회로(508)는 부우스트전압 Vp을 발생시킨다. 로우디코더(504)는 내부어드레스신
호를 디코드하고 행을 지정하는 행선택신호를 발생한다.
고전압 제너레이터(510)가 제어신호 x에 반응하여 부우스트 워드라인 드라이브신호를 부우스트전압 Vp
으로부터 워드드라이버(506)로 발생하고 전송한다.
워드드라이브(506)가 부우스트 워드라인 드라이브신호를 지정 로우에 대응하는 워드라인 WL으로
전송한다.
선택된 워드라인에 접속된 메모리셀의 액세스 트랜지스터가 고속에서 ON되어 셀커패시터에 저장된 데이타
를 신호손실없이 비트라인 BL으로 전송한다. 그러면, 비트라인 BL의 신호전위가 센스앰프에 의해 감지되
고 증폭되어 데이타판독 또는 데이타기록이 실행된다.
그와 같은 부우스트 워드라인 도표가 다음 이유로 DRAM 기술에 사용된다.
(i)부우스트전압이 워드라인에 제공되고, 워드라인의 전위가 급격히 올라 고정된다. 그 결과, 감지타이밍
이 비트라인 메모리셀 데이타의 빠른 판독 때문에 개선될 수 있고 빠른 DRAM을 이행하기 위해 감소된 액
세스시간을 가져온다.
(ii) 올바른 감지를 실행하기 위해 충분한 판독전압이 비트라인으로 전송되어야 한다. 최근의 소형 메모
리셀 및 하강변환 전원전압 경향으로, 판독전압은 더욱 작아진다. 그리하여 그 한계전압에 의해 액세스
트랜지스터에서 전압손실을 제거하기 위해 워드라인전위가 부우스트된다. 본 발명에 의한 챠지펌프회로
(524)가 2·Vcc-Vth 레벨의 부우스트전압을 효율적으로 발생할 수 있으며, 여기에서 k=1이다. 이와 같이
동작전원전압 Vcc이 1.25V, 2.5V, 또는 3.3V와 같이 낮을때도, 실행력이 높은 DRAM을 실행하기에 충분한
고전압이 발생될 수 있다.
제22도는 워드드라이버(506)의 일 예를 보여준다.
제22도에서, 유일한 워드라인에 관련된 회로가 표시된다.
로우디코더(504)는 유니트 AND형 디코딩회로(512)를 포함한다. 유니트 AND형 디코딩회로(512)는 소정결합
의 로우어드레스 신호비트를 받는다. 선택될때, 디코딩회로(512)가 고레벨 로우선택신호를 발생한다.
워드드라이버(506)는 디코딩회로(512)의 출력을 전송하는 전원전압 VIC을 받기 위해 접속된 게이트를 가
지는 MOS 트랜지스터(518)와, 부우스트 워드라인 드라이브신호 WL를 워드라인 WL으로 전송하는 디코딩
회로(512)의 출력에 반응하는 MOS 트랜지스터(514)와, 디코딩회로(512)의 출력을 반전하는
인버터(516)와, 워드라인 WL을 접지전위로 방전하는 인버터(515)의 출력에 반응하는 MOS 트랜지스터를 포
함한다.
동작시에, AND형 디코딩회로(512)가 선택될때 Vcc 레벨에서 고레벨의 행선택신호를 발생한다.
반응하여, MOS 트랜지스터(514)가 ON되고, MOS 트랜지스터(516)가 OFF된다. 부우스트 전압레벨에서 워드
라인 드라이브신호 WL가 발생되고, MOS 트랜지스터(514)를 통해 워드라인 WL으로 전송된다. MOS 트랜지
스터(514)의 셀프부트스트래핑효과(self-bootstrapping effect)를 통해 MOS 트랜지스터(514)의 게이트의
전위가 부우스트되고, 워드라인 WL이 전압손실없이 부우스트 워드라인 드라이브신호 WL를 받아서 부우
스트된 전압레벨에 도달한다. MOS 트랜지스터(518)는 Vcc-Vth 레벨의 전압을 전송할 수 있기 때문에 부우
스트전압이 디코딩회로(512)로송되 전송되는 것을 방지하며, 여기에서 Vth는 MOS 트랜지스터(518)의 한계
전압이다. 본 발명의 챠지펌프회로는 효율적으로 부우스트전압을 발생할 수 있으며, 선택된 워드라인으로
챠지(홀)를 공급하여 부우스트 전압레벨에서 선택된 워드라인을 안정되게 유지한다.
디코딩회로(512)가 선택되지 않을때, 회로(512)는 접지전위 GND 레벨에서 신호를 발생한다. MOS 트랜지스
터(514)가 OFF되고, MOS 트랜지스터(516)가 ON되며, 워드라인 WL은 접지전위 GND 레벨로 유지된다. 이러
한 조건에서, 워드라인 드라이브신호 WL가 발생될지라도 드라이브신호 WL는 워드라인 WL으로 전송되
지 않고, 접지전위 GND 레벨의 선택되지 않은 상태로 유지된다.
상기 출원에서, 부우스트 워드라인 드라이브신호를 발생하기 위해 챠지펌프회로가 이용된다. 그러나 본
발명은 부우스트 워드라인 도표의 SRAM(Static Random Access Memory)에도 적용될 수 있다.
덧붙여, 본 발명은 또한 EEPROM(Electrically Erasable and Progarmmable Read Only Memory)와 같은 비소
멸성 메모리 및 플래쉬메모리(flash memory)에 적용될 수 있으며, 여기에서 데이타 프로그램 또는 데이타
소거를 위해 부우스트 또는 네가티브전압이 요구된다.
(57) 청구의 범위
청구항 1
제1기준전압(GND ; Vcc)을 제1노드(N13 ; N23 ; N113)에 전송하기 위해 제1커패시턴스수단(13 ; 23 ;
413)을 통해 적용되는 제1클럭신호( 2)에 반응하여 제1트랜지스터소자(10 ; 20 ; 410)에 있어서 상기 제
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1노드는 제2커패시턴스수단(12 ; 22 ; 412)의 용량적 결합을 통해 제2클럭신호( 1)를 받는 제1트랜지스
터소자와 ; 상기 소정전압을 발생하는데 요구되는 전기충전이 상기 제1노드로부터 상기 제2노드로 단일방
향으로 전송될 수 있도록 상기 제1노드와 제2노드(N14 ; N24 ; N114) 사이에 접속되며 도전메카니즘 및
도전형중 적어도 하나에서 상기 제1트랜지스터와는 다른 정류소자(9 ; 19 ; 409 ; 419)로 이루어지는 소
정전압을 발생하는 챠지펌프회로.
청구항 2
제1항에 있어서, 상기 제1트랜지스터소자(10 ; 20 ; 410)가 제1도전형의 절연게이트형 전계효과 트랜지스
터로 이루어지며, 상기 정류소자(9 ; 19 ; 409)가 다이오드 패션에서 접속되는 상기 제1도전형과 반대의
제2도전형의 절연게이트형 전계효과 트랜지스터로 이루어지는 챠지펌프회로.
청구항 3
제2항에 있어서, 제2도전형(9 ; 409)의 상기 절연게이트형 전계효과 트랜지스터가 상기 제1노드(N13;
N113)에 접속되는 하나의 도전단자와, 상기 제2노드(N14 ; N114)에 함께 접속되는 또 하나의 도전단자와,
제어게이트 및 벌크를 가지는 챠지펌프회로.
청구항 4
제2항에 있어서, 제1도전형의 상기 절연게이트형 전계효과 트랜지스터(10 ; 20 ; 410)가 상기 기준 전압
을 받도록 접속된 하나의 도전단자와, 상기 제1노드에 접속된 또 하나의 도전단자와, 상기 제2커패시턴스
수단을 통해 제1클럭신호를 받도록 접속된 제어게이트를 가지는 챠지펌프회로.
청구항 5
제1항에 있어서, 상기 기준전압이 접지전위레벨의 전압이고, 상기 소정전압이 상기 접지전위보다 낮은 네
가티브전압이고, 상기 전기충전이 일렉트론인 챠지펌프회로.
청구항 6
제2항에 있어서, 상기 기준전압이 접지전압레벨의 전압이고, 상기 소정전압이 접지전위보다 낮은 네가티
브전압이며, 상기 제1도전형이 P형이고, 상기 제2도전형이 N형인 챠지펌프회로.
청구항 7
제2항에 있어서, 상기 정류소자가 제2도전형의 반도체층(31,431)에 의해 둘러싸이고 소자를 형성하기 위
해 다른 영역(38,39)으로부터 분리되는 제1도전형 웰영역(30 ; 430)에 형성되는 챠지펌프회로.
청구항 8
제7에 있어서, 상기 제1도전형이 상기 제2노드로 접속되는 챠지펌프회로.
청구항 9
제1항에 있어서, 상기 기준전압이 동작전원전압이고, 상기 소정전압이 상기 동작전원전압보다 높은 부우
스트 전압이고, 상기 전기충전이 홀인 챠지펌프회로.
청구항 10
제2항에 있어서, 상기 기준전압이 동작전원전압이고, 상기 소정전압이 상기 동작전원전압보다 높은 부우
스트 전압이고, 상기 제1도전형의 N형이고, 상기 제2도전형이 P형인 챠지펌프회로.
청구항 11
제1항에 있어서, 상기 제1트랜지스터소자(10 ; 20 ; 410)가 제1도전형의 절연게이트형 전계효과 트랜지스
터로 이루어지고, 상기 정류소자(9 ; 19 ; 409 ; 419)가 접합다이오드(19 ; 419)로 이루어지는 챠지펌프
회로.
청구항 12
제11항에 있어서, 상기 도전형이 P형이고, 상기 접합다이오드(19)가 상기 제1노드에 접속된 음극과, 상기
소정전압으로서 네가티브전압을 발생하기 위해 상기 제2노드(N24 ; N114)로 접속된 양극을 가지는 챠지펌
프회로.
청구항 13
제11항에 있어서, 상기 제1도전형이 N형이고, 상기 접합다이오드(419)가 상기 소정전압으로서 동작전원전
압보다 높은 부우스전전압을 발생하기 위해 상기 제2노드(N114)로 접속된 음극과 상기 제1노드(N113)에
접속된 양극을 가지는 챠지펌프회로.
청구항 14
제11항에 있어서, 상기 절연게이트형 전계효과 트랜지스터(20 ; 410)가 상기 제1노드(N23 ; N113)에 접속
된 하나의 도전단자와, 상기 기준전압을 받도록 접속된 또 하나의 도전단자와, 상기 제1커패시턴스수단
(23 ; 413)을 통해 상기 제1클럭신호( 2)를 받도록 접속된 제어게이트와, 상기 제2클럭신호( 1)를 받
도록 접속된 벌크를 가지는 챠지펌프회로.
청구항 15
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제11항에 있어서, 상기 접합다이오드(19 ; 419)가 제2도전형의 반도체층(50)에 의해 둘러싸이고 소자를
형성하는 다른 영역(43,45)으로부터 분리되는 제1도전형의 웰영역(40)에 형성되는 챠지펌프회로.
청구항 16
제15항에 있어서, 상기 웰영역(40)이 접합다이오드의 양극 영역을 제공하는 챠지펌프회로.
청구항 17
제15항에 있어서, 상기 웰영역이 접합다이오드의 음극 영역을 제공하는 챠지펌프회로.
청구항 18
제1항에 있어서, 상기 소정전압이 메모리장치의 기판으로서 작용하는 P형 반도체층(300)에 인가되는 네가
티브전압인 챠지펌프회로.
청구항 19
제1항에 있어서, 상기 소정전압이 메모리장치에서 이용되는 부우스트전압인 챠지펌프회로.
청구항 20
제19항에 있어서, 상기 부우스트전압이 상기 메모리장치의 일행의 메모리셀을 접속하는 선택된 워드라인
(WL)을 구동하기 위해 사용되는 챠지펌프회로.
청구항 21
제18항에 있어서, 상기 챠지펌프회로(216 ; 524)가 상기 메모리장치에 집적되는 챠지펌프회로.
청구항 22
제21항에 있어서, 상기 메모리장치가 랜덤 액세스 메모리장치(200)인 챠지펌프회로.
청구항 23
제1항에 있어서, 상기 1커패시턴스수단을 통해 제1클럭신호를 받도록 접속된 하나의 도전단자와 상기 기
준전압을 받도록 함께 접속된 또 하나의 도전단자 및 제어게이트를 가지는 트랜지스터소자(11 ; 21 ;
411)로 이루어지는 챠지펌프회로.
청구항 24
제7항에 있어서, 상기 반도체층(31 ; 432)이 정기준정압(GND ; Vcc)을 받는 챠지펌프회로.
도면
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